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公开(公告)号：CN116579276A
公开(公告)日：2023-08-11
申请号：CN202310526081.8
申请日：2023-05-10
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/323 , G06F16/901
摘要： 本发明公开了一种网表编辑装置及方法，装置包括：网表超图转换器，用于将第一网表解析转换为第一超图；网表用于描述电路元件之间的连接关系；每个超图包括超点和超边；种子集选取器，用于根据第一类编辑需求或第二类编辑需求对应的转换参数从转换得到的超图中选取种子集；种子集中的元素为超点和超边；搜索方式定义器，用于根据第二类编辑需求对应的转换参数定义搜索方式，在种子集选取的过程中根据定义的搜索方式遍历转换得到的超图中的超点和超边；搜索条件定义器，用于根据第二类编辑需求对应的转换参数定义搜索条件，在种子集选取的过程中根据定义的搜索条件限制搜索方式所遍历的范围；重建转换器，用于至少基于种子集确定第二网表。
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公开(公告)号：CN116467979A
公开(公告)日：2023-07-21
申请号：CN202310507876.4
申请日：2023-05-08
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/3315 , G06F30/331
摘要： 本发明提供了一种含TDM程序块的跨FPGA芯片静态分析方法、装置、设备及介质，属于电子设计自动化领域，方法包括从分割文件中解析出不同FPGA芯片之间的信号连接数据，根据信号连接数据对系统中不同FPGA芯片的连接进行抽象建图，得到第一抽象图；当判定FPGA芯片存在TDM程序块时，从信号连接数据中获取所有通过TDM程序块传输的传输数据，并将传输数据通过哈希表存储；基于哈希表调整第一抽象图中的TDM程序块为点，并生成有向无环图；根据哈希表获取TDM程序块的延时信息，并在有向无环图上标记延时信息，得到显示各个TDM程序块延时信息的静态分析图。通过本申请的处理方案，对含TDM程序块的跨FPGA芯片进行快速构图、并快速获取TDM程序块中的延时信息。
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公开(公告)号：CN112132887B
公开(公告)日：2024-07-30
申请号：CN202010931420.7
申请日：2020-09-07
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06T7/68
摘要： 本发明公开了一种互连线OPC图形的中心线的提取方法，该提取方法包括：获取第一多边形的边界信息，所述边界信息包括边界点的坐标序列以及起始边的端点序号和终止边的端点序号；根据所述第一多边形的边界信息对所述边界点的数量进行压缩，得到第四多边形，所述第四多边形为经过压缩后的多边形；基于黄金分割法和二分法，根据所述第四多边形得到中心点序列；删除所述中心点序列中多余的中心点，根据剩余的中心点得到最终的中心线。本发明针对矢量式的多边形数据，在给出多边形形状以及起始边与终止边后，能够高效准确的找到给定的一组有序中心点列，本发明的中心线的提取方法具有运算快、精度高、适用性广的特点。
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公开(公告)号：CN117787161A
公开(公告)日：2024-03-29
申请号：CN202311800666.0
申请日：2023-12-25
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/3315
摘要： 本发明公开了一种构图方法及装置，涉及电子设计自动化技术领域，解决了现有技术中对跨FPGA进行静态时序分析时，只能进行整个层级树的建图，建图速度慢，且不易修改的问题；该方法包括：获取时序约束文件，对时序约束文件进行逐行搜索，并对搜索结果进行保存；其中，搜索结果包括：端口、引脚、连接线和实例化模块；判断搜索结果是否是初始可定位节点，若是，则按照时序约束文件中的约束，对搜索结果进行构图；若否，则向前搜索找到最近的可定位节点；根据时序约束文件中的约束条件与初始可定位节点，确定可定位节点，并利用可定位节点进行构图；实现了快速构图，且支持在约束修改后，构图元素增量式增加，且不用重新建图。
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公开(公告)号：CN115438611A
公开(公告)日：2022-12-06
申请号：CN202211140272.2
申请日：2022-09-20
申请人： 上海思尔芯技术股份有限公司
IPC分类号： G06F30/3312 , G06F30/327
摘要： 本申请提供一种模块间构建时序图的方法、系统、设备、介质，应用于电子设计自动化技术领域，包括：将电路设计系统进行划分，得到至少一个子模块；对每个子模块中的冗余单元进行裁剪处理，必要单元进行保留处理，得到每个子模块对应的子网表，必要单元表示子模块中位于边界位置处的单元，冗余单元表示子模块中不位于边界位置处的单元；遍历所有的子模块，得到至少一个子网表；根据至少一个子网表得到电路设计系统的顶层网表，在顶层网表中标记延时值，得到时序图；根据时序图对电路设计系统进行时序分析。通过对分割后的网表进行系统级裁剪，仅保留与系统级时序计算相关的部分，可以显著缩小时序图的规模，缩短模块间时序分析的时间。
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