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公开(公告)号：CN118658866A
公开(公告)日：2024-09-17
申请号：CN202410798730.4
申请日：2024-06-19
申请人： 上海积塔半导体有限公司
IPC分类号： H01L27/146
摘要： 本发明提供了一种背照式图像传感器的制备方法，包括如下步骤：提供一初始衬底；于初始衬底表面依次形成第一外延层及第二外延层，第一外延层及第二外延层的材料不同；于第二外延层表面形成像素阵列层；提供一支撑衬底；将支撑衬底与像素阵列层键合，得到一键合结构；以第二外延层为停止层，去除初始衬底及第一外延层。本发明利用在初始衬底上增加作为牺牲层的第一外延层、并在第一外延层上增加第二外延层作为后续形成的器件的新衬底的方法，在利用减薄工艺减薄背照式图像传感器的背部厚度时，令去除初始衬底及第一外延层后的背照式图像传感器的背面更加均匀平坦，提高背照式图像传感器的背部的均匀性，提高背照式图像传感器的良品率和器件性能。
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公开(公告)号：CN118610199A
公开(公告)日：2024-09-06
申请号：CN202410712885.1
申请日：2024-06-03
申请人： 上海积塔半导体有限公司
摘要： 本申请提供了一种半导体结构及其制备方法，所述制备方法包括如下步骤：提供一衬底，所述衬底的表面形成有介质层和阻挡层；于所述阻挡层中形成第一沟槽；采用选择性沉积方法，于所述第一沟槽的内壁形成硬掩模层，所述硬掩模层中存在一空隙；于所述衬底和所述介质层中形成第一通孔；去除所述硬掩模层，于所述阻挡层、所述介质层和所述衬底中形成第二沟槽和第二通孔相连通的结构；去除所述阻挡层。本申请简化了半导体结构的制备工艺流程，提高了半导体结构的制备效率，有利于节省成本。
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公开(公告)号：CN118610155A
公开(公告)日：2024-09-06
申请号：CN202410890294.3
申请日：2024-07-03
申请人： 上海积塔半导体有限公司
IPC分类号： H01L21/762
摘要： 本发明提供了一种深沟槽隔离结构及制备方法，该制备方法包括如下步骤：提供一单晶衬底，在单晶衬底的工作表面依次形成氧化物层和氮化物层；在单晶衬底的工作表面形成多个第一沟槽，第一沟槽从氮化物层背离单晶衬底的表面延伸至单晶衬底内；在第一沟槽中填充隔离介质形成第一填充结构；去除氧化物层和氮化物层；在单晶衬底上形成第一外延生长层；在单晶衬底上形成多个第二沟槽，每一第二沟槽与一第一沟槽一一对应，所述第二沟槽在所述单晶衬底的垂直投影完全落入所述第一沟槽在所述单晶衬底的垂直投影，且所述第二沟槽延伸至所述第一填充结构。本发明的深沟槽隔离结构的制备方法实现合理范围内任意深宽比隔离技术，同时降低蚀刻及填充难度。
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公开(公告)号：CN118553618A
公开(公告)日：2024-08-27
申请号：CN202410668572.0
申请日：2024-05-27
申请人： 上海积塔半导体有限公司
IPC分类号： H01L21/336 , H01L29/78 , H01L29/10
摘要： 本发明涉及一种半导体结构的制备方法及半导体结构。半导体结构的制备方法包括：提供衬底，衬底内具有隔离结构；于衬底上形成第一晶体管及第二晶体管，第一晶体管及第二晶体管位于隔离结构的两侧；于第一晶体管的上表面及部分隔离结构的上表面形成第一应力层，并于第二晶体管的上表面及部分隔离结构的上表面形成第二应力层，第一应力层的厚度大于第二应力层的厚度。上述半导体结构的制备方法能够在利用应力工程改善一个晶体管性能的情况下，有效避免其对另一个晶体管性能的影响。
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公开(公告)号：CN118366923A
公开(公告)日：2024-07-19
申请号：CN202410544614.X
申请日：2024-04-30
申请人： 上海积塔半导体有限公司
IPC分类号： H01L21/768 , H01L23/538
摘要： 本发明提供了一种金属接触插塞的制备方法及半导体结构。本发明通过增加对所述介质层与金属接触插塞有不同刻蚀速率的溅射刻蚀工艺，使得金属接触插塞凹陷处周围的介质层可以被减薄，而初始金属接触插塞不易被减薄，从而达到改善金属接触插塞凹陷，修复图案负载效应，从而所形成的所有目标金属接触插塞的顶面均高于介质层表面，即金属接触插塞具有突出于介质层表面的凸起，利于与后续金属互连线的连接，能够改善半导体结构的电性及良率，提高器件性能，并降低后续工艺难度。
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公开(公告)号：CN117995678A
公开(公告)日：2024-05-07
申请号：CN202410239121.5
申请日：2024-03-01
申请人： 上海积塔半导体有限公司
IPC分类号： H01L21/311
摘要： 本申请提供了一种硬掩模层去除方法及半导体结构。该硬掩模层去除方法包括如下步骤：提供衬底；衬底内形成有引出区域，衬底上形成有由下至上依次叠置的半导体叠层结构和硬掩模层；形成贯穿硬掩模层和半导体叠层结构的开口；开口暴露出至少部分引出区域；于开口内填充保护介质层；保护介质层的顶面不高于硬掩模层的底面；去除硬掩模层。该硬掩模层去除方法可以避免非预期的材料去除，在去除硬掩模层时不会引入表面缺陷或损伤，有利于提升半导体结构的生产良率和使用可靠性。
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公开(公告)号：CN117995669A
公开(公告)日：2024-05-07
申请号：CN202410238759.7
申请日：2024-03-01
申请人： 上海积塔半导体有限公司
IPC分类号： H01L21/28 , H01L29/423 , H01L29/40
摘要： 本申请提供了一种半导体结构及其制备方法。所述半导体结构的制备方法包括如下步骤：提供衬底，衬底中形成有源/漏区域；于源/漏区域上形成预设厚度的外延层；对外延层进行金属化工艺，将外延层至少部分地转换为金属半导体层。所述半导体结构的制备方法可以避免消耗衬底材料，提升半导体结构的生产良率和使用可靠性，并消除金属元素在半导体结构的沟道区域引发沟道刺穿的风险，提升半导体结构的电学性能。
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公开(公告)号：CN117976717A
公开(公告)日：2024-05-03
申请号：CN202410044024.0
申请日：2024-01-11
申请人： 上海积塔半导体有限公司
IPC分类号： H01L29/78 , H01L29/417 , H01L29/423 , H01L29/06 , H01L21/336
摘要： 本申请提供一种半导体结构及其形成方法，所述半导体结构，包括：基底，所述基底具有衬底及位于衬底表面的突出部；栅极，包覆所述突出部的侧壁，在垂直所述基底的方向上，所述栅极的高度小于所述突出部的高度；源极，位于所述突出部未被所述栅极覆盖的区域；漏极，位于所述衬底未被所述栅极及所述突出部覆盖的区域；沟道，位于所述源极及所述漏极之间，且部分所述沟道位于所述突出部被所述栅极覆盖的区域。上述技术方案，通过在所述源极及所述漏极之间形成部分位于所述突出部被所述栅极覆盖的区域的沟道，在减小短沟道效应的同时减小了半导体结构的尺寸。
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公开(公告)号：CN117832168A
公开(公告)日：2024-04-05
申请号：CN202410087546.9
申请日：2024-01-22
申请人： 上海积塔半导体有限公司
IPC分类号： H01L21/768 , H01L23/522
摘要： 本发明提供了一种填充金属的方法及半导体结构。所述方法包括：提供一基底，所述基底包括沟槽，所述沟槽底部具有一通孔；于所述沟槽的底面和侧壁表面以及所述通孔的底面和侧壁表面沉积形成金属层；热处理使得所述沟槽侧壁上的所述金属层的金属回流至所述通孔，以填充满所述通孔。本发明通过利用热处理的方法将金属填充进尺寸狭小的通孔中，从而保证填充过金属的通孔内部没有空洞产生，进而提高金属填充结构的良品率；此外，本发明利用电镀工艺向沟槽内填充金属，能够在保证的生产质量的同时提高金属填充结构的生产效率。
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公开(公告)号：CN118352297A
公开(公告)日：2024-07-16
申请号：CN202410525782.4
申请日：2024-04-28
申请人： 上海积塔半导体有限公司
IPC分类号： H01L21/762 , H01L29/06
摘要： 本发明提供了一种沟槽隔离结构的制备方法及半导体结构。本发明利用增加回刻蚀来改善HARP的填充能力，而回刻蚀所导致的隔离介质层占据有源区、通过本步骤的各向同性蚀刻工艺刻蚀将沟槽区域高处的隔离介质层向沟槽区域推进，将沟槽区域高处的隔离介质层向沟槽区域推进时、隔离介质层侧壁也向内推进，缩小了隔离介质层对有源区面积的影响，从而达成沟槽隔离结构具有突出于半导体衬底的目标突起，同时不影响有源区面积。本实施例所制备的沟槽隔离结构能够改善半导体结构的电性及良率；且所制备的沟槽隔离结构具有较大的深宽比，可很好应用在28nm/40nm节点。
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