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公开(公告)号：CN104448350A
公开(公告)日：2015-03-25
申请号：CN201410823199.8
申请日：2014-12-25
申请人： 东南大学 , 江苏省交通科学研究院股份有限公司
摘要： 本发明公开了一种制备高分散度碳纳米管改性沥青的方法，利用十二烷基苯磺酸钠作为表面活性剂提高羧基化碳纳米管材料与沥青之间的相容性，并辅以高速剪切来实现碳纳米管在基质沥青中的有效均匀扩散，制得均匀稳定各向同性的羧基化碳纳米管改性沥青。并经试验证明，该方法制得的改性沥青，其各项工作性能以及高低温性能都获得了有效提升。
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公开(公告)号：CN108647780B
公开(公告)日：2021-11-23
申请号：CN201810324770.X
申请日：2018-04-12
申请人： 东南大学 , 东南大学—无锡集成电路技术研究所
IPC分类号： G06N3/063
摘要： 本发明公开一种面向神经网络的可重构池化操作模块结构，包括动态配置模块和池化计算模块，所述池化计算模块用于完成池化层的计算过程，在动态配置模块的作用下，实现不同的池化方法，并且动态地配置池化操作的计算规模；当前输入队列在上一次计算之后从数据存储器中读取，结果通过输出队列传输到数据存储器。本发明还公开一种面向神经网络的可重构池化操作模块结构的实现方法，通过外部控制信号，动态配置模块的各个单元实现对池化计算模块的控制，根据各单元发出的控制信号，计算模块进行相应的计算操作并给出精确的输出结果。此种技术方案不仅可以降低计算过程的复杂度和时间，同时减少功耗，而且提高了计算的灵活性和单元利用率。
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公开(公告)号：CN108921292A
公开(公告)日：2018-11-30
申请号：CN201810409591.6
申请日：2018-05-02
申请人： 东南大学 , 东南大学—无锡集成电路技术研究所
摘要： 本发明公开一种面向深度神经网络加速器应用的近似计算系统，包括：片上分布式静态随机存取存储器：存放压缩后的权重；控制单元和霍夫曼解码器：对配置单元中的编码进行解码操作，控制单元将数据分配到处理单元阵列。首“1”探测电路：探测输入数据的首“1”位置；处理单元阵列：实现权重和输入数据的乘加操作。此种技术方案可解决加速器中运算速度慢、运算量复杂、无法实现高性能高运算速率的问题，达到了深度神经网络加速器的高性能、高能效以及高运算速率的设计优点。
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公开(公告)号：CN107679010A
公开(公告)日：2018-02-09
申请号：CN201710854329.8
申请日：2017-09-20
申请人： 东南大学 , 东南大学—无锡集成电路技术研究所
IPC分类号： G06F15/78
CPC分类号： G06F15/7871
摘要： 本发明公开了一种面向可重构计算阵列的算子映射系统及方法，包括计算流图优化模块、节点层次排序模块、节点编码模块、节点编码解释与评价模块、节点编码初始化模块、节点编码优化模块，计算流图优化模块用于对原始计算流图进行节点的组合优化；节点层次排序模块用于对节点进行分层性排序；节点编码初始化模块用于调用节点编码模块对节点进行编码，所有节点按照顺序排列的编码组成一条编码组；节点编码解释与评价模块用于输入一条编码组，输出该编码组对应的映射结果；节点编码优化模块用于对节点编码模块获得的节点的编码组进行优化，并记录历史最有价值的编码组作为最终的映射编码组。本发明能够在稳定可控的时间内获得满意的且稳定的映射效果。
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公开(公告)号：CN107483182A
公开(公告)日：2017-12-15
申请号：CN201710861279.6
申请日：2017-09-21
申请人： 东南大学 , 东南大学—无锡集成电路技术研究所
摘要： 本发明提出一种基于乱序执行的面向AES算法的抗功耗攻击方法，包括步骤：输入数据以组为单位缓存到输入部分随机输入先进先出队列中，部分随机输入先进先出队列以组为单位维持先进先出的顺序，通过动态地址加扰实现每组数据内部的输出顺序随机化；对输出的数据进行AES加密，同时通过动态地址恢复模块，保证每组加密后数据输出到部分随机输出先进先出队列时的顺序与输入到部分随机输入先进先出队列时一致。在每组数据之间，AES加密运算的数据具有随机性，有效的隐藏了AES密码算法中的功耗泄露，可以有效的抵抗功耗攻击。
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公开(公告)号：CN110782934A
公开(公告)日：2020-02-11
申请号：CN201910921924.8
申请日：2019-09-27
申请人： 东南大学 , 东南大学—无锡集成电路技术研究所
IPC分类号： G11C11/413 , G11C7/10
摘要： 本发明提出采用时序推测型SRAM阵列的Cache行映射与替换方法，属于处理器体系结构技术研究领域。本发明提出的Cache中的数据阵列采用时序推测型SARM阵列，提出的映射替换方法与装置通过采用Cache行重映射，实现了每组Cache单元中“强”行所占比例大幅提升、访存请求命中“强”行概率大幅提升，通过优化Cache行替换策略将频繁访问的Cache行替换到“强”行，从而降低读访问延迟，提高Cache的性能。相较于传统的多管SRAM单元，ECC纠错机制等方案，本发明所提出的方案具有更好的性能、能耗和面积指标。
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公开(公告)号：CN107483182B
公开(公告)日：2020-08-21
申请号：CN201710861279.6
申请日：2017-09-21
申请人： 东南大学 , 东南大学—无锡集成电路技术研究所
摘要： 本发明提出一种基于乱序执行的面向AES算法的抗功耗攻击方法，包括步骤：输入数据以组为单位缓存到输入部分随机输入先进先出队列中，部分随机输入先进先出队列以组为单位维持先进先出的顺序，通过动态地址加扰实现每组数据内部的输出顺序随机化；对输出的数据进行AES加密，同时通过动态地址恢复模块，保证每组加密后数据输出到部分随机输出先进先出队列时的顺序与输入到部分随机输入先进先出队列时一致。在每组数据之间，AES加密运算的数据具有随机性，有效的隐藏了AES密码算法中的功耗泄露，可以有效的抵抗功耗攻击。
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公开(公告)号：CN107463354B
公开(公告)日：2020-08-21
申请号：CN201710565871.1
申请日：2017-07-12
申请人： 东南大学 , 东南大学—无锡集成电路技术研究所
摘要： 本发明提出了一种面向ECC(椭圆曲线密码)可伸缩串并混合并行度可变的双域Montgomery模乘电路电路，它由控制模块、Memory、寄存器组和双域流水线乘法单元组成，支持Montgomery模乘运算并行度可变，灵活的均衡Montgomery模乘运算的时间和面积开销，具有扩展性，最高可支持256bit的Montgomery模乘运算。资源约束条件下，通过降低电路模块的并行度来减少模乘的面积开销。同时可以通过增加电路的并行度来减少Montgomery模乘的运算时间。本发明可以根据使用场景灵活的在Montgomery模乘运算时间及电路面积中选择与均衡，使得采用本发明电路模块结构的ECC加密算法使用场景更加灵活。
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公开(公告)号：CN108880509A
公开(公告)日：2018-11-23
申请号：CN201810407732.0
申请日：2018-05-02
申请人： 东南大学 , 东南大学—无锡集成电路技术研究所
摘要： 本发明公开一种抗工艺和温度波动的极低功耗计时电路，包括RC环形振荡器、实时时钟晶体振荡器、采样计数电路和偏差校准电路，其中，RC环形振荡器产生理论频率值为2Hz的低频时钟信号作为计时时钟源，频率为32.768KHz的实时时钟晶体振荡器阶段性采样RC环形振荡器的2Hz时钟信号，通过采样计数电路确定RC环形振荡器的实际频率与理论值的偏差，通过偏差校准电路对计时结果校准。此种计时电路结构可替代传统RTC计时系统，实现低功耗高精度的计时电路设计。本发明还公开一种抗工艺和温度波动的极低功耗计时方法。
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公开(公告)号：CN108647780A
公开(公告)日：2018-10-12
申请号：CN201810324770.X
申请日：2018-04-12
申请人： 东南大学 , 东南大学—无锡集成电路技术研究所
IPC分类号： G06N3/063
摘要： 本发明公开一种面向神经网络的可重构池化操作模块结构，包括动态配置模块和池化计算模块，所述池化计算模块用于完成池化层的计算过程，在动态配置模块的作用下，实现不同的池化方法，并且动态地配置池化操作的计算规模；当前输入队列在上一次计算之后从数据存储器中读取，结果通过输出队列传输到数据存储器。本发明还公开一种面向神经网络的可重构池化操作模块结构的实现方法，通过外部控制信号，动态配置模块的各个单元实现对池化计算模块的控制，根据各单元发出的控制信号，计算模块进行相应的计算操作并给出精确的输出结果。此种技术方案不仅可以降低计算过程的复杂度和时间，同时减少功耗，而且提高了计算的灵活性和单元利用率。
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