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公开(公告)号：CN114518861B
公开(公告)日：2024-10-01
申请号：CN202111666163.X
申请日：2021-12-30
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种兼容SIMD计算和浮点矩阵乘法的运算部件及其应用方法，运算部件包括可复用操作数堆的浮点和向量执行部件vfu0和vfu1，所述浮点和向量执行部件vfu0和vfu1均包括四个呈阵列状布置的乘加部件，四个乘加部件具有多个操作数以及结果旁路通道。本发明实现了一种兼容SIMD计算和浮点矩阵乘法的运算部件以及执行通路设计，以弥补通用处理器因计算效率和功耗等因素而缺少直接计算矩阵乘法的能力，而所提设计不仅能够兼容原有2×128的SIMD结构，满足微处理器内部对于计算部件的能耗，计算效率等条件，而且能通过原有部件以及旁路的重新设计，在通用处理器实现矩阵乘法功能。
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公开(公告)号：CN114116004B
公开(公告)日：2024-09-10
申请号：CN202111417861.6
申请日：2021-11-25
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F9/30
摘要： 本发明公开了一种基于优选通道的跳转指令处理方法及系统，本发明包括：在译码阶段判断判断待处理指令是否为跳转指令、指定操作数寄存器是否为零编码寄存器；在分支执行部件中，若待处理指令为跳转指令、指定操作数寄存器为零编码寄存器则在最优执行通道中通过分支预测单元的分支执行部件完成分支预测；否则在普通执行通道中通过运算部件中完成条件运算操作，然后再在分支预测单元的分支执行部件中完成分支预测。本发明以空间换取时间，在指定操作数寄存器为零编码寄存器的特殊情况下，使跳转指令的执行能够减少一个时钟，有效提高跳转指令的执行效率，进而提高微处理器的性能。
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公开(公告)号：CN110852024B
公开(公告)日：2024-06-25
申请号：CN201911113989.6
申请日：2019-11-14
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F30/31 , G06F115/10 , G06F117/08
摘要： 本发明公开了一种可用于硬件代码扩展的代码生成方法，实施步骤包括针对待处理的硬件代码，抽取硬件代码中需要扩展的代码；针对需要扩展的代码提取其中的元操作，所述元操作是指硬件代码扩展时具有规律的代码修改的操作，且预先配置有对应的使用其他软件编程语言实现的软件代码；将需要扩展的硬件代码使用元操作和硬件语言进行混合表示；判断需要扩展的硬件代码使用元操作时是否存在需要配置的参数，如果存在需要配置的参数则配置对应的参数；将元操作表示的软件代码进行扩展，生成目标硬件语言的新的硬件代码。本发明具有效率高、代码清晰、维护性强、便于移植的优点。
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公开(公告)号：CN113703842B
公开(公告)日：2024-03-26
申请号：CN202111064427.4
申请日：2021-09-10
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F9/30
摘要： 本发明公开了一种基于分支预测的值预测方法、装置及介质，本发明基于分支预测的值预测方法包括在指令译码后根据指令译码结果判断是否为可进行值预测的分支指令；在寄存器重命名阶段，针对可进行值预测的分支指令利用值预测结果提前获取寄存器值并修改体系结构状态，否则进行普通的寄存器重命名操作。译码以及译码前的步骤，以及寄存器重命名后的步骤则与现有指令执行过程相同。本发明在乱序微处理器中，利用分支预测的结果进行指令结果的预测，能够提前获取寄存器值并且该预测不会带来额外的性能损失。
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公开(公告)号：CN113703833B
公开(公告)日：2024-01-12
申请号：CN202111064450.3
申请日：2021-09-10
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种可变长向量物理寄存器文件的实现方法、装置及介质，本发明方法包括预先将向量物理寄存器文件分成N个寄存器组；在指令重命名时，如果向量指令要写的向量体系结构寄存器宽度是2*M位，则从N个寄存器组中选择两个向量物理寄存器都是空闲的一个寄存器组分配给该向量指令的目的寄存器以建立重命名映射关系，且将被选择的寄存器组中的两个向量物理寄存器的空闲位都清零；如果是M位，则从N个寄存器组中选择一组中的一个空闲的寄存器分配给该向量指令的目的寄存器以建立重命名映射关系，且将这个向量物理寄存器的空闲位清零。本发明面向乱序多发射微处理器，能够充分利用向量物理寄存器资源、提高微处理器在同等面积开销下性能。
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公开(公告)号：CN117313593A
公开(公告)日：2023-12-29
申请号：CN202311284606.8
申请日：2023-09-28
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F30/327 , G06F30/337 , G06F30/3315 , G06F111/04
摘要： 本发明公开了一种组合逻辑电路的寄存器传输级代码生成方法及系统，本发明包括把对组合逻辑电路进行功能验证所使用的检查规则作为约束条件，遍历每种输入组合下组合逻辑电路的输出取特定值时是否违反检查规则并依此填写真值表；根据真值表生成组合逻辑电路的寄存器传输级代码，其中遍历是指以检查规则rule1～ruleK作为约束条件，遍历2N种由N个输入in1～inN构成的输入组合，在每种输入组合下确定M个输出out1～outM中每个输出的取值。本发明旨在通过构建真值表生成组合逻辑电路的寄存器传输级代码时实现对更大规模的输入的支持，生成的RTL代码不需要对其进行功能验证且有利于综合工具生成时序优化的电路。
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公开(公告)号：CN113703841B
公开(公告)日：2023-09-26
申请号：CN202111063009.3
申请日：2021-09-10
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F9/30
摘要： 本发明公开了一种寄存器数据读取的优化方法、装置及介质，本发明寄存器数据读取的优化方法包括在处理器中包含由多项寄存器值组成的操作数缓冲的情况下，利用现有的指令发射逻辑，在没有指令可发射使得发射逻辑空闲时，若寄存器端口空闲则将指令的操作数从寄存器中读出到操作数缓冲中进行缓冲以减少寄存器端口冲突的概率、提高处理器性能。本发明旨在在乱序微处理器中，通过利用寄存器端口访问的空闲时间将指令操作数读出，从而降低端口共享造成的冲突。
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公开(公告)号：CN113590197B
公开(公告)日：2023-09-26
申请号：CN202110871503.6
申请日：2021-07-30
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F9/30
摘要： 本发明公开了一种支持可变长向量处理的可配置处理器及其实现方法，本发明支持可变长向量处理的可配置处理器包括指令获取单元、指令译码与重命名单元、指令定序与分派单元、指令发射与执行单元、寄存器文件、高速指令与数据缓存以及用于初始或实时对是否支持可变长向量处理的选项进行配置的可配置单元，指令译码与重命名单元、指令发射与执行单元两者均包含复用的用于处理变长向量、固定长度向量处理的执行单元。本发明能够支持可变长向量处理，可复用现有通用微处理器的数据通路，最小化设计复杂度和实现代价，同时兼顾可配置和灵活性，在提供足够可配置的条件下还能够不让芯片面积显著增加。
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公开(公告)号：CN116521582A
公开(公告)日：2023-08-01
申请号：CN202310385746.8
申请日：2023-04-11
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F12/0877 , G06F9/30
摘要： 本申请公开了一种缓存集成方法、访问方法、装置、设备及存储介质，涉及微处理器设计技术领域，该方法包括：基于目标处理器的微架构对预设结果缓存模块进行参数配置操作以得到适配于所述目标处理器的微架构的目标结果缓存模块；将所述目标处理器中的读通路调整为与所述寄存器文件以及所述目标结果缓存模块中的数据缓存区分别进行连接第一读通路和第二读通路，并在所述目标处理器中增添用于连接所述目标处理器中的数据旁路与所述数据缓存区的写通路，以完成对所述目标结果缓存模块的集成。本发明能够方便地将结果缓存移植到新的处理器中，可以以较小的资源代价扩大操作数在寄存器文件外存活的时间窗口，从而达到进一步减少寄存器读需求的目的。
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公开(公告)号：CN115658917A
公开(公告)日：2023-01-31
申请号：CN202211321803.8
申请日：2022-10-26
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F16/36 , G06F16/35 , G06F16/335 , G06F16/31 , G06F40/279 , G06N3/0442 , G06N3/048 , G06N3/08
摘要： 本发明公开了一种作战仿真模型知识图谱构建系统，包括：模式层和数据层；模式层与数据层连接；模式层，用于设置作战仿真模型知识图谱工程模式；数据层，用于根据作战仿真模型知识图谱工程模式，处理作战仿真模型的相应数据。依据该系统所构建的作战仿真模型知识图谱，可以具有较为完备的作战仿真模型资源以及相关知识进行作战仿真进而有效提高可行性、可靠性和可信性。
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