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公开(公告)号:CN118171609A
公开(公告)日:2024-06-11
申请号:CN202410165405.4
申请日:2024-02-05
申请人: 中国人民解放军国防科技大学
IPC分类号: G06F30/327 , G06F30/33 , G06F30/398 , G06F115/10
摘要: 本发明公开了一种基于逻辑网表的关键路径延时优化方法,其包括:步骤S1:获取逻辑综合得到的逻辑网表以及关键路径延时信息文件;步骤S2:深入分析微处理器逻辑网表中关键路径的特点,构造关键路径的逻辑椎,并提取对应的逻辑网表;步骤S3:利用所构造的逻辑椎进行逻辑椎分解;步骤S4:基于逻辑椎分解得到的有向无环子图进行逻辑重构,并对布尔逻辑图进行反复的迭代,同时提取对于的优化后的逻辑网表;步骤S5:验证优化后逻辑的功能等价性;步骤S6:利用延时评估模型评估延时优化效果。本发明具有原理简单、能够减小延时、提升处理器主频等优点。
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公开(公告)号:CN115618016A
公开(公告)日:2023-01-17
申请号:CN202211316879.1
申请日:2022-10-26
申请人: 中国人民解放军国防科技大学
IPC分类号: G06F16/36 , G06F16/335 , G06F16/31 , G06F16/28 , G06F18/25 , G06F18/214 , G06N3/0442 , G06N3/045 , G06N3/047 , G06N3/09 , G06N3/0895 , G06N3/088
摘要: 本发明公开了一种基于数据融合的知识图谱构建方法,包括如下步骤:S1.构建传统数据库和图数据库以及深度学习环境;S2.根据传统数据库获取对象;S3.筛选对象以获取第一数据和第二数据,并分别储存;S4.根据公众号关键信息获取第三数据;S5.处理第二数据和第三数据,以生成第四数据和第五数据;S6.处理第四数据和第五数据,以生成第六数据并储存;S7.处理第六数据和第一数据,以生成知识图谱;S8.重复步骤S2至步骤S7直至完善知识图谱。该方法融合了传统数据库、图数据库和公众号数据构建了不断更新的知识图谱,且在构建过程中,通过筛选掉错误或无关信息,三次处理提高数据精度,精确且数据量庞大的知识图谱可以为访问者提供精确有效、崭新的相关知识。
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公开(公告)号:CN112069081B
公开(公告)日:2022-06-03
申请号:CN202011019028.1
申请日:2020-09-24
申请人: 中国人民解放军国防科技大学
摘要: 本发明公开了一种基于遗传算法的目录控制器测试激励生成方法,本发明包括:S1:针对目录控制器的测试特征进行遗传算法的符号编码;S2:创建测试激励的初代种群,基于否定选择算法选择随机染色体加入种群;S3:进行变异操作生成新染色体,基于否定选择算法加入种群;S4:进行交叉操作生成新染色体,基于否定选择算法加入种群;S5:重复步骤S3‑S4直至达到最大遗传代数或出现适应度值大于等于设定阈值的染色体。本发明能够挖掘覆盖率与激励输入之间的关系,指导随机测试激励的生成,依据否定选择算法有监督选择新染色体加入种群,达到最少的冗余测试激励,尽快覆盖不同的覆盖率功能点,减少测试时间,提高了验证效率。
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公开(公告)号:CN113158567A
公开(公告)日:2021-07-23
申请号:CN202110431290.5
申请日:2021-04-21
申请人: 中国人民解放军国防科技大学
IPC分类号: G06F30/27 , G06N3/04 , G06N3/063 , G06K9/62 , G06F111/08
摘要: 本发明公开了一种液体状态机模型中通信的软硬件联合优化方法及系统,本发明包括在脉冲神经网络(SNN)模拟器中对液体状态机模型LSM进行训练和推理,在训练和推理过程中按照脉冲丢包率对液体状态机模型LSM中传输的脉冲进行丢包,在完成训练和推理后计算出分类准确率;若分类准确率满足要求,则将液体状态机模型LSM映射到片上网络模拟器上仿真计算最大传输延迟,若最大传输延迟满足要求则增加脉冲丢包率继续迭代,直至找到最佳的脉冲丢包率。本发明在保证分类准确性的前提下,通过确定的脉冲丢包率不断丢包,从而能够降低类脑处理器中核间的数据包传输延迟,使得最终LSM在类脑处理器中运行时满足类脑计算实时性的要求。
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公开(公告)号:CN112181871A
公开(公告)日:2021-01-05
申请号:CN202011043558.X
申请日:2020-09-28
申请人: 中国人民解放军国防科技大学
IPC分类号: G06F12/1009 , G06F11/10
摘要: 本发明公开了一种处理器与内存间写阻塞式通信控制方法、部件、设备及介质,本发明针对处理器需发往片外内存的访存请求以及来自片外内存的读响应分别进行不同处理:将读请求的目标地址存入存储表中并置为有效,发送至请求发送命令请求队列以排队发往片外内存;如果读响应包含不可纠错误,则往片外内存重发该读响应对应的读请求,否则将读响应的目标地址在存储表中置为无效,返回读响应;根据写请求的目标地址是否在存储表中选择是否阻塞该写请求,且在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求。本发明能够尽可能不影响系统性能、最大概率地容主处理器与片外内存之间的板间软错误。
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公开(公告)号:CN118468778A
公开(公告)日:2024-08-09
申请号:CN202410690706.9
申请日:2024-05-30
申请人: 中国人民解放军国防科技大学
IPC分类号: G06F30/337 , G06F30/33
摘要: 本发明公开了一种基于流水线暂留的冲突处理方法、装置及电子设备,本发明方法包括在检测到流水线中的请求由Si站向Si+1站流动发生冲突时,暂停冲突发生处相邻两站Si和Si+1间的数据流动并检查Si站的上一站Si‑1站是否有有效的请求要流向Si站,如果有,将Si站中的请求标记为需要重发,同时允许Si‑1站的请求流向Si站,流水线暂留结束;否则不将Si站中的请求标记为需要重发,同时保持Si站中的请求不变,直到冲突条件消失或者Si‑1站中有新的有效请求到达。本发明旨在高效控制数据在流水线中的流动以降低流水线冲突带来的请求重发开销,降低流水线冲突引发的请求重发和流水线排空,提升流水线的利用效率。
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公开(公告)号:CN116938635A
公开(公告)日:2023-10-24
申请号:CN202310868623.X
申请日:2023-07-14
申请人: 中国人民解放军国防科技大学
IPC分类号: H04L12/46
摘要: 本发明公开了一种依赖多信道环网的死锁避免方法,包括在多信道环网和单信道环网之间设置交联桥CrossBridge,通过交联桥CrossBridge将多信道环网和单信道环网相互连接,为多信道环网的请求REQ、监听SNP、应答ACK、响应RSP多种信息分别设置单独的物理信道,所述交联桥CrossBridge为每一个物理信道分别设置独立的数据传输队列以用于向独立的多信道环网和单信道环网注入数据报文或卸载数据报文使得多种信息互不相干。本发明能够避免片上互连网络出现死锁,提高片上互连网络的效率以及可靠性。
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公开(公告)号:CN111611120B
公开(公告)日:2023-05-30
申请号:CN202010596866.9
申请日:2020-06-28
申请人: 中国人民解放军国防科技大学
IPC分类号: G06F11/22
摘要: 本发明公开了一种片上多核处理器Cache一致性协议验证方法、系统及介质,本发明方法的步骤包括:针对执行待验证Cache协议的片上多核处理器加载执行测试程序,并跟踪片上网络的Cache相关报文,并通过记录板文件记录Cache事务的生命周期;检查测试程序的运行结果是否出现错误,若出现错误,则判定Cache协议验证未通过测试,退出;否则检查记录板文件定位测试程序执行过程中的错误场景,如果找到错误场景或者记录板文件仍有未完成的Cache事务则判定Cache协议验证未通过测试;否则判定Cache协议验证通过测试。本发明能够在验证过程中精确定位错误场景,易于发现设计漏洞和错误。
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公开(公告)号:CN115587348B
公开(公告)日:2023-04-07
申请号:CN202211483088.8
申请日:2022-11-24
申请人: 中国人民解放军国防科技大学
摘要: 本发明公开了一种PCIE设备访存的可配置安全控制方法、装置及介质,本发明PCIE设备访存的可配置安全控制方法包括:S101,拦截PCIE根复合体模块发出的PCIE访存请求;S102,确定PCIE访存请求允许访问的内存区间;S103,过滤目标地址不在其允许访问的内存区间内的PCIE访存请求,仅继续执行目标地址在其允许访问的内存区间内的PCIE访存请求。本发明能控制PCIE EP设备对存储空间的安全访问,实现片外安全设备和非安全设备访问内存空间之间的隔离,将传统的安全软件的可信执行环境从片内扩展到片内外,堵住传统PCIE结构的硬件安全隐患。
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公开(公告)号:CN115730546A
公开(公告)日:2023-03-03
申请号:CN202211483323.1
申请日:2022-11-24
申请人: 中国人民解放军国防科技大学
IPC分类号: G06F30/34 , G06F115/02
摘要: 本发明公开了一种片上网络协议的软硬件协同监测方法及装置,本发明方法包括通过可综合的硬件部分中的共享函数体声明部件提供用于软件部分共享使用的函数体;通过不可综合的软件部分首先针对共享函数体声明部件提供的函数体进行实例化以从通过片上网络协议的各个通道捕捉待测SoC中的CHI报文,然后将CHI报文不进行检验直接输出,或者对CHI报文进行解码、组码以及指定的协议分析处理后将监测结果输出。本发明适用于FPGA原型平台、硬件资源占用小、系统成本低、实现快捷简单,能够实现在原型平台上对CHI协议报文的高效监测和分析,能够有效加速SoC问题的定位和性能分析,提升SoC设计效率。
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