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公开(公告)号：CN118468770A
公开(公告)日：2024-08-09
申请号：CN202410637448.8
申请日：2024-05-22
Applicant: 中国电子科技集团公司第五十四研究所
IPC: G06F30/3308
Abstract: 本发明公开了一种针对SR‑IOV芯片数据搬运功能的验证系统，属于芯片验证领域。该系统包括待测设计和验证平台，待测设计与验证平台通过验证平台提供的接口相连；验证平台包括测试用例层、业务层、驱动层和协议层；测试用例层用于创建全局配置对象并对其余各层配置；业务层为每个DMA描述符队列产生一系列业务层激励对象并传递给驱动层；驱动层接收业务层激励对象并转换为对协议层的具体调用操作；协议层与待测设计直接交互，完成测试数据的初始化、测试激励的驱动和响应的采集。本发明能够根据待测设计参数和验证需求快捷生成针对SR‑IOV芯片数据搬运功能的验证环境和仿真激励，避免对数量庞大的DMA描述符队列进行人工生成和维护的成本，显著提高验证工作效率。
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公开(公告)号：CN117580122A
公开(公告)日：2024-02-20
申请号：CN202311524593.7
申请日：2023-11-15
Applicant: 中国电子科技集团公司第五十四研究所
IPC: H04W40/02 , H04L45/02 , H04L45/247 , H04L45/44
Abstract: 本发明提出一种基于终端桥接的异频横联组网系统，属于5G通信技术领域。其包括至少两个不同频段的5G系统和至少一个用于在不同频段5G系统之间进行横联的桥接用户终端；5G系统的路由管理模块周期性产生路由控制报文，通过无线链路与同频域内的其他路由管理模块进行控制报文交互，从而生成同频域的网络拓扑信息和路由信息，并且持续进行同频域内的拓扑路由探测；路由管理模块对路由信息进行重新计算，并将最新的全域拓扑信息和路由转发信息推送给用户平面模块；用户平面模块通过路由管理模块获取最新的全域拓扑信息和路由转发信息，实现多频段全域通信。本发明仅新增桥接UE设备即可实现多频段横联。
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公开(公告)号：CN117200859A
公开(公告)日：2023-12-08
申请号：CN202311125204.3
申请日：2023-09-01
Applicant: 中国电子科技集团公司第五十四研究所
IPC: H04B7/185 , H04L1/1867 , H04L1/1607 , H04L1/1806 , H04L69/165 , H04L69/00
Abstract: 本发明提出一种星地融合网络中基于分段确认机制的可靠数据分发方法，属于卫星移动通信领域。本发明设计了在星载gNB和UPF的GTP‑U隧道协议模块里增加一个扩展功能模块，即可靠GTP‑U模块。通过对GTP‑U隧道协议进行扩展，实现移动业务数据报文的缓存、超时重传和确认机制，可以使移动业务在卫星通信的物理链路上实时分段监控数据报文的接收状态，并以链路段为粒度地快速发现丢包并重传，从而大大提高卫星通信的带宽利用率。
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公开(公告)号：CN105279050A
公开(公告)日：2016-01-27
申请号：CN201510631952.8
申请日：2015-09-29
Applicant: 中国电子科技集团公司第五十四研究所
IPC: G06F11/20
Abstract: 本发明公开了一种检测SoC前后端ROM数据一致性的方法，属于集成电路设计技术领域。本方法包括确定产生前端ROM数据、提取电路网表ROM数据、整理输出后端ROM数据和对比前后端ROM数据和结果输出步骤。本发明自动快速地实现了对比前后端ROM数据，降低了人工成本，克服了人工干预的出错率高的问题。
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公开(公告)号：CN104268352A
公开(公告)日：2015-01-07
申请号：CN201410527472.2
申请日：2014-10-09
Applicant: 中国电子科技集团公司第五十四研究所
IPC: G06F17/50
Abstract: 本发明公开了一种FPGA实现中时钟歪斜的快速修复方法，它涉及高速超大规模集成电路的FPGA设计领域。该方法最大程度上减少了两个时钟之间的歪斜，有效的解决了时序违反问题。该方法通过手动插入时钟延迟链、将时钟模块锁定在指定区域以及手动给时钟分配全局缓冲器等手段，精确控制主时钟和分频时钟的相对时延，从而达到减少两个时钟之间的歪斜的目的。本发明可以应用于所有基于FPGA实现的高速超大规模数字集成电路设计。
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Patent Agency Ranking
公开(公告)号：CN119676877A
公开(公告)日：2025-03-21
申请号：CN202411644890.X
申请日：2024-11-18
Applicant: 中国电子科技集团公司第五十四研究所
IPC: H04W88/04 , H04W76/12 , H04W84/18 , H04L65/1069 , H04L65/1104
Abstract: 本发明属于5G通信领域，具体涉及一种自组网终端中继接入的业务优先级保障方法。本发明方法通过N3IWF网元对自组网终端的高优先级业务比如话音业务做包检测，当检测到自组网终端发起的话音的SIP信令时向中继终端所在的PCF网元发送创建专有流指令，从而触发中继终端与5G基站、5G核心网之间建立专有流，保障自组网终端的话音业务优先传输。本发明提供的自组网终端中继接入的业务优先级保障方法，将3GPP的no‑3GPP接入技术和ADC技术有效结合，在专网应用场景的中继接入框架下，解决了特定用户的高优先级业务传输保障问题，使自组网和5G网络融合组网下整系统具备了端到端差异化数据传输的能力，大大提高了用户体验。
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公开(公告)号：CN117318677A
公开(公告)日：2023-12-29
申请号：CN202311379028.6
申请日：2023-10-24
Applicant: 中国电子科技集团公司第五十四研究所
IPC: H03K5/135 , H03K5/06 , H03K5/05 , H03K5/1252
Abstract: 本发明公开了一种无毛刺数字延迟链，属于集成电路数字技术领域。其包括可配置选通模块、时钟门控模块和多级延迟单元串联组成的延迟线，其中延迟单元由延迟电路和选通模块组成。本发明利用CMOS工艺基本单元来实现链路的延迟，采用两个完全对称延迟电路和反相器的结构提高时钟信号占空比，通过一种无毛刺切换电路实现延迟链动态无毛刺切换，通过one‑hot译码选通电路实现延迟链可配置性，并采用时钟动态门控设计降低电路的动态功耗。该延迟链电路可动态配置延迟长度，同时实现高占空比和动态无毛刺切换。
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公开(公告)号：CN110990201B
公开(公告)日：2023-04-28
申请号：CN201911196633.3
申请日：2019-11-29
Applicant: 中国电子科技集团公司第五十四研究所
Abstract: 本发明公开了一种自愈管理控制器、SoC及自愈方法，属于集成电路技术领域。本发明SoC包括IP核、自愈管理控制器和嵌入式FPGA，自愈管理控制器包括CPU、寄存器模块和Tap控制器，Tap控制器通过JTAG链与各多路选择器连接，寄存器模块包括故障标识寄存器和控制信息寄存器。本发明自愈管理控制器能够实时监测SoC中各模块的工作状态，一旦某个模块发生故障，自愈管理控制器可以识别出故障模块，通过JTAG扫描链更改模块连接关系，并用FPGA对故障模块进行逻辑重构，替换故障模块完成SoC自愈，极大节省了自愈逻辑资源开销，延长了SoC的使用寿命，提高了SoC的可靠性。
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公开(公告)号：CN114490467A
公开(公告)日：2022-05-13
申请号：CN202210091507.7
申请日：2022-01-26
Applicant: 中国电子科技集团公司第五十四研究所
Abstract: 本发明提出了一种多核网络处理器的报文处理DMA系统及方法，属于涉及网络通信技术领域。该通过以太网接口模块将报文送给硬件转发模块，硬件转发模块对报文进行解析，可以支持用户自定义方式进行分流，同时产生处理该报文的处理器核ID，对应CPU处理器系统的处理器核收到请求后，通过DMA方式，把收到的报文存储到DDR3/4存储器中，收完整个报文后进行信号处理，处理完成产生一个新的数据报文，再通过DMA方式发送给硬件转发模块和以太网接口模块发送出去。DMA控制器发给硬件转发模块之后，反馈消息通知CPU处理器系统，然后CPU处理器系统释放DDR空间。本方法可以实现快速交换数据，实现高效数据访问。
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公开(公告)号：CN104268352B
公开(公告)日：2017-03-22
申请号：CN201410527472.2
申请日：2014-10-09
Applicant: 中国电子科技集团公司第五十四研究所
IPC: G06F17/50
Abstract: 本发明公开了一种FPGA实现中时钟歪斜的快速修复方法，它涉及高速超大规模集成电路的FPGA设计领域。该方法最大程度上减少了两个时钟之间的歪斜，有效的解决了时序违反问题。该方法通过手动插入时钟延迟链、将时钟模块锁定在指定区域以及手动给时钟分配全局缓冲器等手段，精确控制主时钟和分频时钟的相对时延，从而达到减少两个时钟之间的歪斜的目的。本发明可以应用于所有基于FPGA实现的高速超大规模数字集成电路设计。
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