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公开(公告)号：CN109902043B
公开(公告)日：2021-02-09
申请号：CN201910090794.8
申请日：2019-01-30
申请人： 中国科学院声学研究所 , 北京中科视云科技有限公司
摘要： 本发明公开了一种基于FPGA的国密算法加速处理系统，用于对发送到服务器的需国密算法处理的数据包进行处理，所述系统包括通过PCIE核接口接入服务器的FPGA，所述FPGA用于通过DMA读操作将服务器内存的需国密算法处理的数据包经PCIE核接口高速传输至FPGA的大容量缓存DDR，通过对应的由用户定义的国密算法IP核实现需国密算法处理的数据包的处理，形成经国密算法处理的数据包并传输至DDR，通过DMA写操作将DDR内的经国密算法处理的数据包通过PCIE核接口传送至服务器端内存。本发明的加速处理系统具有良好的可重用性，可扩展性，具有很好的推广使用价值。
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公开(公告)号：CN109902043A
公开(公告)日：2019-06-18
申请号：CN201910090794.8
申请日：2019-01-30
申请人： 中国科学院声学研究所 , 北京中科视云科技有限公司
摘要： 本发明公开了一种基于FPGA的国密算法加速处理系统，用于对发送到服务器的需国密算法处理的数据包进行处理，所述系统包括通过PCIE核接口接入服务器的FPGA，所述FPGA用于通过DMA读操作将服务器内存的需国密算法处理的数据包经PCIE核接口高速传输至FPGA的大容量缓存DDR，通过对应的由用户定义的国密算法IP核实现需国密算法处理的数据包的处理，形成经国密算法处理的数据包并传输至DDR，通过DMA写操作将DDR内的经国密算法处理的数据包通过PCIE核接口传送至服务器端内存。本发明的加速处理系统具有良好的可重用性，可扩展性，具有很好的推广使用价值。
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公开(公告)号：CN112100119B
公开(公告)日：2023-06-16
申请号：CN202010831325.X
申请日：2020-08-18
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
摘要： 本发明公开了一种基于FPGA的高速以太网帧重构系统，系统通过FPGA实现，所述系统包括：以太网接收解析模块、包解析模块、帧重构模块、DDR和数据包上传模块；以太网接收解析模块，用于从光口接收经过光电转换后的电信号，经物理层及数据链路层解析输出以太网帧数据流和控制信号，并发送至包解析模块；包解析模块，用于将以太网帧数据流发送至帧重构模块，还用于根据控制信号从以太网帧数据流中解析出包信息并发送至帧重构模块；帧重构模块，用于将解析出的包信息和以太网帧数据流经过逻辑合成，重构为新的数据帧并输入DDR存储；DDR，用于缓存数据帧；数据包上传模块，用于从DDR中获取数据帧并发送至上位机。
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公开(公告)号：CN113419780A
公开(公告)日：2021-09-21
申请号：CN202110500249.9
申请日：2021-05-08
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
IPC分类号： G06F9/4401 , G06F13/28
摘要： 本发明公开了一种基于FPGA加速卡的DPDK驱动系统，部署在X86的服务器中，该系统包括：DMA模块、数据包收取模块和数据包发送模块；其中，DMA模块，用于根据网络流量动态调整DMA传输数据块的大小，将FPGA加速卡的DDR中的数据包以DMA方式传输至服务器的接收内存中，还用于采用超时补包机制将服务器的发送内存中的数据包以DMA方式传输至FPGA加速卡的DDR中；数据包收取模块，用于解析服务器接收内存中的数据包，提取时间戳和包长信息，并封装到DPDK的mbuf数据结构中；数据包发送模块，用于对mbuf数据结构中待发送的数据包按照预定格式进行封装，添加包头信息后拷贝至服务器的发送内存。
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公开(公告)号：CN113419780B
公开(公告)日：2023-05-12
申请号：CN202110500249.9
申请日：2021-05-08
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
IPC分类号： G06F9/4401 , G06F13/28
摘要： 本发明公开了一种基于FPGA加速卡的DPDK驱动系统，部署在X86的服务器中，该系统包括：DMA模块、数据包收取模块和数据包发送模块；其中，DMA模块，用于根据网络流量动态调整DMA传输数据块的大小，将FPGA加速卡的DDR中的数据包以DMA方式传输至服务器的接收内存中，还用于采用超时补包机制将服务器的发送内存中的数据包以DMA方式传输至FPGA加速卡的DDR中；数据包收取模块，用于解析服务器接收内存中的数据包，提取时间戳和包长信息，并封装到DPDK的mbuf数据结构中；数据包发送模块，用于对mbuf数据结构中待发送的数据包按照预定格式进行封装，添加包头信息后拷贝至服务器的发送内存。
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公开(公告)号：CN112865901A
公开(公告)日：2021-05-28
申请号：CN201911189168.0
申请日：2019-11-28
申请人： 中国科学院声学研究所
摘要： 本发明公开了一种基于FPGA纳秒时间戳的高速数据包采集系统及方法，所述系统通过FPGA实现，包括以太网接收解析模块、延迟模块、基线时间模块、时钟模块、时间戳添加模块、FIFO、DDR和DMA；以太网接收解析模块，用于对以太网数据接收和协议解析；延迟模块，用于延迟解析后的数据包；基线时间模块，用于获取当前的网络时间，精确到纳秒，作为系统基线时间；时钟模块，用于实现纳秒级相对时间戳的计时；时间戳添加模块，用于将基线时间和相对时间戳相加获得的时间戳加入到数据包上；FIFO，用于对加入时间戳的数据包进行时钟域和数据宽度转换，使用AXI4总线的突发模式将数据高速传输至DDR；DMA，用于将DDR中加入时间戳的数据包以DMA的方式发送至服务器。
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公开(公告)号：CN112765054A
公开(公告)日：2021-05-07
申请号：CN201911059477.6
申请日：2019-11-01
申请人： 中国科学院声学研究所 , 北京中科海力技术有限公司
IPC分类号： G06F13/16 , G06F13/28 , G06F13/40 , G06F12/0868 , G06F12/0895
摘要： 本发明公开了一种基于FPGA的高速数据传输采集系统及方法，一种基于FPGA的高速数据传输采集系统，其特征在于，所述系统包括数据接收模块、DDR缓存模块和数据上传模块；所述DDR缓存模块包括环形缓冲区、写指针和读指针；所述环形缓冲区存储数据，写指针指向环形缓冲区写入数据后的位置，读指针指向环形缓冲区读出数据后的位置；所述数据接收模块，用于接收网络数据包，对数据包解析后写入环形缓冲区，同步修改写指针的位置；当写指针和读指针的差值达到预先设定的数据量后，向所述数据上传模块发送读数据的指令；所述数据上传模块，用于当接收到读数据的指令时，读取环形缓冲区的读指针和写指针之间的数据，上传至上位机，并同步修改读指针的位置。
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公开(公告)号：CN112948295A
公开(公告)日：2021-06-11
申请号：CN201911266920.7
申请日：2019-12-11
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
摘要： 本发明公开了一种基于AXI4总线的FPGA与DDR高速数据包传输系统及方法。所述系统通过FPGA实现，包括解析模块、FIFO、填充触发模块、数据填充模块、数据控制模块、AXI4接口模块和DDR；解析模块，用于对光口收到的以太网数据包进行协议解析，按照顺序写入FIFO；FIFO，用于对其写入的数据进行跨时钟域转换和数据结构转换；填充触发模块，用于在检测到触发条件满足时，设置填充使能信号为1；数据填充模块，用于在检测到填充使能信号为1时，将FIFO中的数据量补为64B的整数倍；数据控制模块，用于根据FIFO中的数据大小，调整突发长度，触发一次AXI4数据突发读取；AXI4接口模块,用于通过AXI4突发模式将FIFO的数据高速传输至DDR；DDR通过DMA将数据大块传输到服务器。
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公开(公告)号：CN112100119A
公开(公告)日：2020-12-18
申请号：CN202010831325.X
申请日：2020-08-18
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
摘要： 本发明公开了一种基于FPGA的高速以太网帧重构系统，系统通过FPGA实现，所述系统包括：以太网接收解析模块、包解析模块、帧重构模块、DDR和数据包上传模块；以太网接收解析模块，用于从光口接收经过光电转换后的电信号，经物理层及数据链路层解析输出以太网帧数据流和控制信号，并发送至包解析模块；包解析模块，用于将以太网帧数据流发送至帧重构模块，还用于根据控制信号从以太网帧数据流中解析出包信息并发送至帧重构模块；帧重构模块，用于将解析出的包信息和以太网帧数据流经过逻辑合成，重构为新的数据帧并输入DDR存储；DDR，用于缓存数据帧；数据包上传模块，用于从DDR中获取数据帧并发送至上位机。
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公开(公告)号：CN112948295B
公开(公告)日：2023-07-14
申请号：CN201911266920.7
申请日：2019-12-11
申请人： 中国科学院声学研究所 , 中科海网(苏州)网络科技有限公司
摘要： 本发明公开了一种基于AXI4总线的FPGA与DDR高速数据包传输系统及方法。所述系统通过FPGA实现，包括解析模块、FIFO、填充触发模块、数据填充模块、数据控制模块、AXI4接口模块和DDR；解析模块，用于对光口收到的以太网数据包进行协议解析，按照顺序写入FIFO；FIFO，用于对其写入的数据进行跨时钟域转换和数据结构转换；填充触发模块，用于在检测到触发条件满足时，设置填充使能信号为1；数据填充模块，用于在检测到填充使能信号为1时，将FIFO中的数据量补为64B的整数倍；数据控制模块，用于根据FIFO中的数据大小，调整突发长度，触发一次AXI4数据突发读取；AXI4接口模块,用于通过AXI4突发模式将FIFO的数据高速传输至DDR；DDR通过DMA将数据大块传输到服务器。
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