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公开(公告)号：CN113808924A
公开(公告)日：2021-12-17
申请号：CN202110993761.1
申请日：2021-08-27
申请人： 中国科学院微电子研究所 , 全球能源互联网研究院有限公司
IPC分类号： H01L21/04
摘要： 本发明涉及一种半导体器件的制备方法。一种半导体器件的制备方法，包括：提供具有掺杂的SiC外延片；在SiC外延片上形成第一掩膜层；对第一掩膜层进行图形化处理，曝露出第一离子注入区域；向第一离子注入区域进行离子注入，注入类型与SiC外延片的掺杂类型相同；去除第一掩膜层；去除第一掩膜层之后在SiC外延片上形成第二掩膜层；对第二掩膜层进行图形化处理，曝露出第二离子注入区域；向第二离子注入区域进行离子注入，注入类型根据半导体器件中离子注入结构的类型确定；去除第二掩膜层；激活第二离子注入区域注入的离子；制作半导体器件的其他结构。该方法旨在解决器件在雪崩击穿过程中电荷在第二注入边缘区域聚集发生击穿的问题。
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公开(公告)号：CN112988453B
公开(公告)日：2024-08-27
申请号：CN202110380094.X
申请日：2021-04-08
申请人： 中国科学院微电子研究所
IPC分类号： G06F11/10
摘要： 一种用于闪存的数据恢复方法，包括：采用预设读电压从闪存中读取数据；计算数据对应的校验节点出错率；根据校验节点出错率，计算读电压调整步长；根据读电压调整步长调整预设读电压，采用调整后的预设读电压从闪存中读取数据，并重复计算数据对应的校验节点出错率的操作至根据读电压调整步长调整预设读电压的操作，直至校验节点出错率最小；选择最小的校验节点出错率对应的读电压从闪存中读取数据，以进行数据恢复。该方法可动态调整读电压调整的步长，从而减小重读纠错算法中最佳读电压搜索所需要的时间，并且减少不必要地ECC译码，从而减小数据恢复所需要的时间。
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公开(公告)号：CN118446150A
公开(公告)日：2024-08-06
申请号：CN202310055099.4
申请日：2023-02-03
申请人： 中国科学院微电子研究所
IPC分类号： G06F30/367 , H01L21/66
摘要： 本发明公开了一种Pseudo‑MOS开启电压的确定方法，采用瞬态测试方法从非平衡体电势数据提取Pseudo‑MOS结构的第一阈值电压与第一平带电压，相较于现有传统的采用Y函数方法从漏极电流和栅极电压准静态关系曲线提取Pseudo‑MOS结构的第二阈值电压、第二平带电压的方法，大幅提高了测试速度，适用于大批量、快速、无损的辐照前后样品的测试。采用本发明方法得到Pseudo‑MOS仿真模型的阈值电压、平带电压与采用Y函数方法处理准静态漏极电流和栅极电压关系曲线数据提取的阈值电压、平带电压结果拟合良好，提供了基于非平衡体电势拐点提取阈值电压与平带电压的可行性。
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公开(公告)号：CN118368899A
公开(公告)日：2024-07-19
申请号：CN202410370268.8
申请日：2024-03-28
申请人： 中国科学院微电子研究所
摘要： 本发明涉及一种3D‑NAND存储器及其制备方法，涉及半导体技术领域，解决了现有技术中3D‑NAND存储器采用高介电常数的栅介质而引发的高温限制技术问题。该3D‑NAND存储器的制备方法包括：在衬底上依次形成交替堆叠的多个介质薄膜和多个栅极薄膜以及贯穿所述多个介质薄膜和所述多个栅极薄膜的沟道孔；在所述沟道孔的侧壁上形成栅介质替换层；在所述沟道孔内形成沟道诱导层；诱导所述沟道诱导层形成沟道层；以及清除所述栅介质替换层并替换成栅介质层，所述栅介质层的材料的介电常数高于氧化硅。
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公开(公告)号：CN118035128A
公开(公告)日：2024-05-14
申请号：CN202211422835.7
申请日：2022-11-14
申请人： 中国科学院微电子研究所
摘要： 本申请提供一种闪存数据读取错误预测管理方法、装置、系统和介质，获取训练集：历史闪存的字线数、码字数和页类型作为历史闪存的位置信息，历史闪存的编程、擦除循环数和数据保持时间作为历史闪存的条件信息，历史闪存的数据读取错误数量等级；利用训练集学习历史闪存的位置信息和历史闪存的条件信息，与历史闪存的数据读取错误数量等级的总映射关系；根据总映射关系确定深度神经网络模型的模型参数；将当前闪存的位置信息和当前闪存的条件信息输入训练的深度神经网络模型，输出当前闪存的数据读取错误数量等级。通过将对给定的输入参数输入预先训练的深度神经网络模型，可以准确预测闪存块的错误数量等级，以便及时安排解码策略来应对出错情况。
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公开(公告)号：CN117971159A
公开(公告)日：2024-05-03
申请号：CN202211340609.4
申请日：2022-10-25
申请人： 中国科学院微电子研究所
摘要： 本申请提供了一种NAND闪存及存算一体方法、装置、系统、设备和介质，该系统包括：相互连接的页缓存和失败比特数统计电路；页缓存包括存储单元；存储单元用于实现初始数据的乘操作得到乘数据；失败比特数统计电路包括相互连接的电流镜和电流比较器；电流镜用于汇聚实现乘数据的加操作得到乘加数据，电流比较器用于将乘加数据转换为数字信号输出。从而本申请可以利用电流镜实现累加计算操作，且电流镜可以控制单元电流的大小，受噪声干扰少，可以实现在较小的电流下在NAND闪存内完成计算操作，电路开销小，存算一体集成在NAND闪存中，减少了数据在存储和计算过程中的功耗，节约了成本，提升了效率。
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公开(公告)号：CN116864481A
公开(公告)日：2023-10-10
申请号：CN202310993834.6
申请日：2021-02-09
申请人： 中国科学院微电子研究所
IPC分类号： H01L23/528 , H01L23/367 , H01L23/467 , H01L23/473 , H01L21/768 , H01L27/092 , H01L21/8238
摘要： 公开了一种侧壁互连结构中带散热管道的半导体装置及其制造方法及包括这种半导体装置的电子设备。根据实施例，半导体装置可以包括：承载衬底，具有彼此相邻的第一区和第二区；第一区上的半导体器件；以及第二区上的互连结构。互连结构可以包括：电隔离层；电隔离层中在竖直方向上交替设置的互连线层与过孔层，其中，互连线层中设置有互连线，过孔层中设置有过孔，半导体器件中的至少一部分需要电连接的部件与互连结构中相应高度处的互连线和/或过孔在横向上通过各自的侧壁相接触并因此电连接；以及电隔离层中的散热管道，其中，散热管道包括横向延伸部分。
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公开(公告)号：CN112652607B
公开(公告)日：2023-08-18
申请号：CN202011430362.6
申请日：2020-12-09
申请人： 中国科学院微电子研究所
IPC分类号： H01L23/528 , H01L23/532 , H01L21/768
摘要： 本发明提供了一种金属互连结构、半导体器件及提高扩散阻挡层性能的方法，该金属互连结构包括互连金属层、钝化层和扩散阻挡层，所述钝化层连接在所述互连金属层和所述扩散阻挡层之间；所述扩散阻挡层为Co基合金层；所述钝化层为利用等离子体(plasma)处理所述扩散阻挡层的表面形成。该金属互连结构通过将扩散阻挡层设置为Co基合金层，可以在减少扩散阻挡层电阻率的同时为互连线保留更多有效体积；而且利用特殊气体对Co基合金层进行等离子体处理，使得其表面形成钝化层，提高阻挡特性。
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公开(公告)号：CN108683425B
公开(公告)日：2022-08-26
申请号：CN201810478181.7
申请日：2018-05-18
申请人： 中国科学院微电子研究所
IPC分类号： H03M13/15
摘要： 本发明公开了一种BCH译码器，该BCH译码器包括：伴随式计算电路模块、错误位置方程生成电路模块、错误位置求解电路模块和纠错能力控制电路模块，其中，所述伴随式计算电路模式包括多个伴随式计算电路，所述错误位置求解电路模块包括多个钱搜索运算单元；所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述伴随式计算电路的工作状态、控制所述错误位置方程生成电路模块的迭代次数和控制所述钱搜索运算单元的工作状态，以改变所述伴随式计算电路模块的纠错能力、所述错误位置方程生成电路模块的纠错能力和所述错误位置求解电路模块的纠错能力。该BCH译码器是一种在保证纠错能力的情况下的低功耗BCH译码器。
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公开(公告)号：CN110010691B
公开(公告)日：2022-07-12
申请号：CN201910289934.4
申请日：2019-04-11
申请人： 中国科学院微电子研究所
IPC分类号： H01L29/78 , H01L29/51 , H01L21/336 , H01L21/8238
摘要： 本发明提供了一种负电容场效应晶体管及其制备方法。该负电容场效应晶体管包括：衬底结构，衬底结构包括MOS区域；栅绝缘介质层结构，覆盖于MOS区域上，包括沿远离衬底结构的方向顺序层叠的界面氧化层、HfO2层、掺杂材料薄层和铁电材料层，其中，铁电材料层中铁电材料为HfxA1‑xO2，A为掺杂元素，0.1≤x≤0.9，形成掺杂材料薄层的材料为AyOz或A，y/z为1/2、2/3、2/5和1/1中的任一比值；金属栅叠层，覆盖于栅绝缘介质层结构上。通过晶格应变或者金属元素诱导改变其上HfxA1‑xO2的晶格与晶粒大小，从而通过提升铁电材料的电畴极性，提高了NCFET的铁电特性、材料稳定性和可靠性。
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