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公开(公告)号：CN114489821B
公开(公告)日：2024-06-07
申请号：CN202210086735.5
申请日：2022-01-25
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F9/4401 , G06F9/445
摘要： 本发明公开一种基于U‑Boot的多核处理器一级启动方法，属于控制系统领域，在处理器芯片内部bootrom程序无法启动时，运行该一级启动程序使得处理器芯片能够正常工作；该多核处理器一级启动程序系统的镜像文件存储于外部静态存储介质中，其功能包括：DDR3内存初始化，用以完成第二级启动程序和操作系统运行环境介质的准备；处理器串口模块初始化，用以打印处理器上电解复位后启动过程中的关键信息；处理器指令跳转控制，实现处理器跳转到不同的存储介质处执行预定程序码；多核处理器启动处理，完成多核间启动流程控制；不同存储介质间的镜像文件搬移功能，以实现可执行程序镜像文件在不同存储介质间执行。
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公开(公告)号：CN117056267A
公开(公告)日：2023-11-14
申请号：CN202311096853.5
申请日：2023-08-29
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F13/42
摘要： 本发明涉及一种高可配置的CAN总线控制器设计系统，所述CAN总线控制器的设计系统基于兼容APB总线和DMA传输以及glitch滤波设计，所述系统包括：Configurable BUS总线接口模块，Configurable Sync/async CLK/RST GEN模块，Configurable Glitch Fliter模块，分别实现总线可配置、时钟复位模式可配置，毛刺滤波可配置，还包括SRAM、DAM接口、OUT TO CPU接口以及CAN单元，其中CAN单元包括三个子模块，BIU模块，CPI模块，MBM模块。本发明控制器设计系统具有较强兼容性、灵活的数据处理能力和干扰抑制能力。
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公开(公告)号：CN115827505A
公开(公告)日：2023-03-21
申请号：CN202211465621.8
申请日：2022-11-22
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F12/0811 , G06F12/0877
摘要： 本发明涉及计算机系统高速缓存技术领域，特别涉及一种基于数据预取的高速缓存命中率提升方法，包括：数据预取方法的提出，控制参数定义及范围分析，使用机器学习算法求得参数最优解，帮助线程同步与构造。本发明中的帮助线程可以将主线程所需的数据提前预取到共享高速缓存中，降低了因主线程访问数据高速缓存缺失带来的缺失代价造成的影响，提升了数据高速缓存的命中率。
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公开(公告)号：CN114489821A
公开(公告)日：2022-05-13
申请号：CN202210086735.5
申请日：2022-01-25
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F9/4401 , G06F9/445
摘要： 本发明公开一种基于U‑Boot的多核处理器一级启动程序架构，属于控制系统领域，在处理器芯片内部bootrom程序无法启动时，运行该一级启动程序使得处理器芯片能够正常工作；该多核处理器一级启动程序系统的镜像文件存储于外部静态存储介质中，其功能包括：DDR3内存初始化，用以完成第二级启动程序和操作系统运行环境介质的准备；处理器串口模块初始化，用以打印处理器上电解复位后启动过程中的关键信息；处理器指令跳转控制，实现处理器跳转到不同的存储介质处执行预定程序码；多核处理器启动处理，完成多核间启动流程控制；不同存储介质间的镜像文件搬移功能，以实现可执行程序镜像文件在不同存储介质间执行。
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公开(公告)号：CN114691520B
公开(公告)日：2024-08-23
申请号：CN202210393724.1
申请日：2022-04-15
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F11/36
摘要： 本发明涉及一种基于处理器调试架构的指令可编程缓冲区设计系统，处理器调试架构通常由调试接口模块、接口转换模块、调试模块和处理器核组成，调试接口模块接收外部串行输入的调试信号，接口转换模块将串行数据转换成并行数据并实现对调试模块的访问，软件调试人员通过调试模块控制处理器核的调试过程。本发明通过在调试模块的硬件设计中实现指令可编程缓冲区的设计，使软件调试人员可以快速便捷的将指令下载至处理器核运行。提供了三种不同的指令可编程缓冲区设计，针对不同的使用场景，可单独进行调试，也可以相互配合，更高效地实现对处理器核的调试。
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公开(公告)号：CN115981932A
公开(公告)日：2023-04-18
申请号：CN202211576213.X
申请日：2022-12-09
申请人： 中电科申泰信息科技有限公司
摘要： 本发明涉及多核处理器技术领域，特别涉及一种用于多核cpu处理器中复位跳转状态的验证方法，能够检测到输入复位信号的变化，并判断此时是复位还是置位，检测其对应输出信号的单次或多次跳变是否正确，设置各信号独立错误标志，统一输出错误警告，若有多次测试错误，则重复多次输出警告。通过异或的方法判断出现变化的具体bit，从而确定具体复位信号。通过特定的地址确定复位信号发生变化，通过设置标志信号，规避第一次上电产生的变化。针对复位置位会产生不同跳转状态，不同信号复位所带来各不相同的信号跳转，为检测各复位置位跳转状态是否正确，即时输出跳转状态，若有错误则即时输出错误信息。
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公开(公告)号：CN114691520A
公开(公告)日：2022-07-01
申请号：CN202210393724.1
申请日：2022-04-15
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F11/36
摘要： 本发明涉及一种基于处理器调试架构的指令可编程缓冲区设计系统，处理器调试架构通常由调试接口模块、接口转换模块、调试模块和处理器核组成，调试接口模块接收外部串行输入的调试信号，接口转换模块将串行数据转换成并行数据并实现对调试模块的访问，软件调试人员通过调试模块控制处理器核的调试过程。本发明通过在调试模块的硬件设计中实现指令可编程缓冲区的设计，使软件调试人员可以快速便捷的将指令下载至处理器核运行。提供了三种不同的指令可编程缓冲区设计，针对不同的使用场景，可单独进行调试，也可以相互配合，更高效地实现对处理器核的调试。
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公开(公告)号：CN115658594A
公开(公告)日：2023-01-31
申请号：CN202211361457.6
申请日：2022-11-02
申请人： 中电科申泰信息科技有限公司
IPC分类号： G06F15/173 , G06F13/38 , G06F13/40
摘要： 本发明涉及一种基于NIC‑400交叉矩阵的异构多核处理器架构，架构包括各异构处理器核统一编址、异构核与NIC‑400异步通信以满足带宽需求、物理层实现和多节点并行计算，另外其中异构处理器由多个异构核组成，异构核分别为用于复杂计算的CPU内核、高吞吐率的并行计算单元GPU、支持多种视频解码单元VPU，以及支持多种格式的显示引擎DPU；异构核具有不同的流水线结构、各异构核作为主机可独立完成运算，各异构核通过可拆分异步桥与互联网络通信。本发明提出了以通信为核心的CoreLink NIC‑400交叉矩阵架构，从体系架构上彻底解决总线架构带来的问题，且有助于缩短异构多核处理器的开发周期。
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