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公开(公告)号：CN108538807A
公开(公告)日：2018-09-14
申请号：CN201710117402.3
申请日：2017-03-01
IPC分类号： H01L23/522 , G11C5/06
摘要： 本发明提供一种存储器，包括：半导体衬底；位线层，位于所述半导体衬底上，所述位线层内排布有位线；屏蔽层，位于所述位线层上，所述屏蔽层内设置有导电的屏蔽结构，所述屏蔽结构接地；字线层，位于所述屏蔽层上，所述字线层内排布有字线。本发明中存储器的写干扰较小。
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公开(公告)号：CN108933133A
公开(公告)日：2018-12-04
申请号：CN201710380866.3
申请日：2017-05-25
IPC分类号： H01L27/08 , H01L27/112 , H01L29/06 , H01L21/329 , H01L29/872
摘要： 本发明公开了一种肖特基二极管及其制造方法、电荷泵电路以及EEPROM，肖特基二极管包括半导体衬底、金属层、以及在阳极区的半导体衬底中形成具有第一掺杂深度的P型掺杂区。因为肖特基二极管中有P型掺杂区可以改善肖特基二极管的反向漏电现象，提高其反向击穿电压。将肖特基二极管用作电荷泵电路的开关控制器件，因为肖特基二极管本身具有较低的正向开启电压，且具有高的反向击穿电压，可以提高电荷泵电路的效率，而且，包含所述肖特基二极管的电荷泵电路的占用(版图)面积大大减小。此外，这种高效率的电荷泵电路可以使用于EEPROM中，特别是0.13um及以下的EEPROM中，为EEPROM提供输入电压。
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公开(公告)号：CN108538807B
公开(公告)日：2020-09-08
申请号：CN201710117402.3
申请日：2017-03-01
IPC分类号： H01L23/522 , G11C5/06
摘要： 本发明提供一种存储器，包括：半导体衬底；位线层，位于所述半导体衬底上，所述位线层内排布有位线；屏蔽层，位于所述位线层上，所述屏蔽层内设置有导电的屏蔽结构，所述屏蔽结构接地；字线层，位于所述屏蔽层上，所述字线层内排布有字线。本发明中存储器的写干扰较小。
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公开(公告)号：CN103972176B
公开(公告)日：2017-08-08
申请号：CN201310041862.4
申请日：2013-02-01
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L27/11521 , H01L27/11526
摘要： 本发明揭示了一种半导体器件的制备方法，该制备方法包括：提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有一非易失存储单元，所述非易失存储单元的栅极周围的所述第一器件区的表面具有因制备所述非易失存储单元的氮墙而形成的第一氮化物层，所述第二器件区具有自下至上依次层叠的第二器件氧化物层和第二器件多晶硅层；在所述基底上制备抗反射涂层；选择性刻蚀所述抗反射涂层和所述第二器件多晶硅层，以形成第二器件栅极；去除剩余的所述抗反射涂层和所述第一氮化物层。本发明的制备方法能够保证减少或避免在制备过程中对器件的损伤，从而提高良率。
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公开(公告)号：CN105789132B
公开(公告)日：2019-01-08
申请号：CN201410784934.9
申请日：2014-12-16
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L27/11521
摘要： 本申请提供了一种侧墙的形成方法。该形成方法包括：在半导体衬底上设置相互独立的高压器件栅、选择栅和浮栅；在半导体衬底上、高压器件栅、选择栅和浮栅上设置ONO层；在ONO层上设置多晶硅；对多晶硅进行刻蚀，在浮栅上形成控制栅；在ONO层和控制栅上设置侧墙材料；对侧墙材料进行刻蚀并以ONO层的氮化硅层为刻蚀终点，得到侧墙；以及去除裸露的氮化硅层。以ONO层的氮化硅层为侧墙材料的刻蚀终点，有效地控制其刻蚀终点；刻蚀过程中，ONO层对半导体衬底表面进行保护，避免了其受到损伤；同时，在刻蚀形成控制栅时，ONO层和侧墙包裹残留的多晶硅，不会造成多晶硅剥落而溅落到其他结构中导致器件结构性能劣化的后果。
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公开(公告)号：CN105336698B
公开(公告)日：2018-11-16
申请号：CN201410328482.3
申请日：2014-07-10
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L27/115 , H01L27/11521
摘要： 本发明提供了一种半导体器件的制造方法，首先形成保护层覆盖基底上的选择栅、控制栅以及多晶硅层；再对所述多晶硅层上的保护层进行光刻和刻蚀工艺，露出部分所述多晶硅层；此时在基底表面沉积具有流动性的填充物，使其覆盖所述保护层、多晶硅层以及所述选择栅和控制栅之间的孔隙，再去除所述保护层和多晶硅层上的所述填充物，仅保留所述孔隙中的填充物；完成上述步骤之后再刻蚀所述多晶硅层以形成逻辑栅。此种半导体器件的制造方法在刻蚀时，孔隙中具有填充物保护，能很好地解决孔隙下方材料因刻蚀受到损坏的问题。
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公开(公告)号：CN105336698A
公开(公告)日：2016-02-17
申请号：CN201410328482.3
申请日：2014-07-10
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8247
摘要： 本发明提供了一种半导体器件的制造方法，首先形成保护层覆盖基底上的选择栅、控制栅以及多晶硅层；再对所述多晶硅层上的保护层进行光刻和刻蚀工艺，露出部分所述多晶硅层；此时在基底表面沉积具有流动性的填充物，使其覆盖所述保护层、多晶硅层以及所述选择栅和控制栅之间的孔隙，再去除所述保护层和多晶硅层上的所述填充物，仅保留所述孔隙中的填充物；完成上述步骤之后再刻蚀所述多晶硅层以形成逻辑栅。此种半导体器件的制造方法在刻蚀时，孔隙中具有填充物保护，能很好地解决孔隙下方材料因刻蚀受到损坏的问题。
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公开(公告)号：CN104835774A
公开(公告)日：2015-08-12
申请号：CN201410045867.9
申请日：2014-02-08
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/762 , H01L21/28
摘要： 本发明提供一种半导体器件的制备方法，所述制备方法至少包括步骤：在半导体衬底的有源区表面依次沉积垫氧化层和垫氮化层，刻蚀形成用于隔离相邻有源区的沟槽；采用刻蚀工艺将靠近所述沟槽的部分垫氮化层和垫氧化层刻蚀掉预设的厚度，露出部分有源区表面；填充绝缘材料至所述沟槽中形成浅沟道隔离结构；去除所述浅沟道隔离结构两侧的垫氮化层和垫氧化层暴露出所述浅沟道隔离结构两侧的有源区表面，在暴露的所述有源区表面生长栅氧；在所述栅氧表面沉积形成浮栅。本发明的制备方法中在进行绝缘材料填充之前对垫氮化层和垫氧化层的侧壁进行了一定厚度的刻蚀，使后续填充在沟槽中的绝缘材料可以覆盖于有源区的表面，保证有源区的拐角处有足够厚的绝缘材料覆盖，避免尖角效应发生。
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公开(公告)号：CN105789132A
公开(公告)日：2016-07-20
申请号：CN201410784934.9
申请日：2014-12-16
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8247
摘要： 本申请提供了一种侧墙的形成方法。该形成方法包括：在半导体衬底上设置相互独立的高压器件栅、选择栅和浮栅；在半导体衬底上、高压器件栅、选择栅和浮栅上设置ONO层；在ONO层上设置多晶硅；对多晶硅进行刻蚀，在浮栅上形成控制栅；在ONO层和控制栅上设置侧墙材料；对侧墙材料进行刻蚀并以ONO层的氮化硅层为刻蚀终点，得到侧墙；以及去除裸露的氮化硅层。以ONO层的氮化硅层为侧墙材料的刻蚀终点，有效地控制其刻蚀终点；刻蚀过程中，ONO层对半导体衬底表面进行保护，避免了其受到损伤；同时，在刻蚀形成控制栅时，ONO层和侧墙包裹残留的多晶硅，不会造成多晶硅剥落而溅落到其他结构中导致器件结构性能劣化的后果。
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公开(公告)号：CN103972176A
公开(公告)日：2014-08-06
申请号：CN201310041862.4
申请日：2013-02-01
申请人： 中芯国际集成电路制造(上海)有限公司
IPC分类号： H01L21/8247
CPC分类号： H01L27/11517 , H01L27/11521
摘要： 本发明揭示了一种半导体器件的制备方法，该制备方法包括：提供基底，所述基底包含第一器件区以及第二器件区，所述第一器件区至少具有一非易失存储单元，所述非易失存储单元的栅极周围的所述第一器件区的表面具有因制备所述非易失存储单元的氮墙而形成的第一氮化物层，所述第二器件区具有自下至上依次层叠的第二器件氧化物层和第二器件多晶硅层；在所述基底上制备抗反射涂层；选择性刻蚀所述抗反射涂层和所述第二器件多晶硅层，以形成第二器件栅极；去除剩余的所述抗反射涂层和所述第一氮化物层。本发明的制备方法能够保证减少或避免在制备过程中对器件的损伤，从而提高良率。
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