公开(公告)号：CN106033758B

公开(公告)日：2019-07-09

申请号：CN201510106006.1

申请日：2015-03-11

申请人： 力晶科技股份有限公司

发明人： 宋达 ,  许正源 ,  赵坚铭 ,  陈辉煌

IPC分类号： H01L27/11521 ,  H01L21/28 ,  H01L21/306 ,  H01L21/308 ,  H01L21/3213 ,  H01L29/12 ,  H01L21/336 ,  H01L29/788

CPC分类号： H01L29/7884 ,  H01L21/30625 ,  H01L21/3081 ,  H01L21/32139 ,  H01L27/11521 ,  H01L29/125 ,  H01L29/40114 ,  H01L29/66553 ,  H01L29/66825

摘要： 本发明公开一种非挥发性存储器及其制造方法，该存储器包括基底、第一导体层、第二导体层、图案化硬掩模层、第三导体层、第一掺杂区及第二掺杂区。第一导体层与第二导体层彼此分离设置于基底上。图案化硬掩模层设置于第一导体层上，且暴露出第一导体层的尖端。第三导体层设置于第一导体层远离第二导体层的一侧的基底上。第三导体层位于部分第一导体层上并覆盖尖端，且第三导体层与第一导体层相互隔离。第一掺杂区设置于第三导体层下方的基底中。第二掺杂区设置于第二导体层远离第一导体层的一侧的基底中。

公开(公告)号：CN108140669B

公开(公告)日：2019-06-07

申请号：CN201680058271.X

申请日：2016-08-02

申请人： 硅存储技术公司

发明人： 周锋 ,  X.刘 ,  J-W.杨 ,  C-S.苏 ,  N.杜

IPC分类号： H01L29/423 ,  H01L29/788 ,  H01L29/66

CPC分类号： H01L27/11521 ,  H01L21/8238 ,  H01L29/40114 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/4916 ,  H01L29/66825 ,  H01L29/7881 ,  H01L29/7883

摘要： 一种形成存储单元对的方法，该方法包括：在半导体基板上方形成多晶硅层并且与半导体基板绝缘；在多晶硅层上方形成导电控制栅对并且与多晶硅层绝缘；形成第一和第二绝缘层，其沿着控制栅的内侧和外侧表面延伸；移除多晶硅层的与控制栅的外侧表面相邻的部分；在该结构上形成HKMG层并且移除其在控制栅之间的部分，移除多晶硅层的与控制栅的内侧表面相邻的部分；在与控制栅的内侧表面相邻的基板中形成源区；在源区上方形成导电抹除栅并且与源区绝缘；形成导电字线栅，其横向地与控制栅相邻，以及在与字线栅相邻的基板中形成漏区。

公开(公告)号：CN109659307A

公开(公告)日：2019-04-19

申请号：CN201811189098.4

申请日：2018-10-12

申请人： 拉碧斯半导体株式会社

发明人： 千叶亮

IPC分类号： H01L27/11521 ,  H01L29/423 ,  H01L21/28

CPC分类号： H01L29/66825 ,  H01L21/02263 ,  H01L21/31111 ,  H01L27/11521 ,  H01L29/40114 ,  H01L29/42324 ,  H01L29/42328 ,  H01L29/401

摘要： 本发明涉及半导体装置以及半导体装置的制造方法。通过抑制隔离物的侧面的蚀刻来抑制存储器单元中的数据劣化。半导体装置具备存储器单元，所述存储器单元包含：浮栅，经由第一绝缘膜设置在半导体基板上，在一端侧具有尖锐部；隔离物，设置在浮栅上；第二绝缘膜，设置在浮栅与隔离物之间，并且覆盖隔离物的一端侧的侧面；以及控制栅，经由第三绝缘膜与浮栅的一端侧的侧面相接，并且经由第二绝缘膜和第三绝缘膜与隔离物的一端侧的侧面相接。

公开(公告)号：CN109427793A

公开(公告)日：2019-03-05

申请号：CN201710742249.3

申请日：2017-08-25

申请人： 亿而得微电子股份有限公司

发明人： 林信章 ,  黄文谦 ,  戴家豪

IPC分类号： H01L27/11521

CPC分类号： H01L27/11521

摘要： 本发明公开一种低电压差的电子写入抹除式可复写只读存储器及操作方法，包括在一半导体基板上设置有至少一晶体管结构，晶体管结构具有第一导电闸极，并利用遮蔽部分区域的离子植入方式，去掉了常用的轻掺杂汲极(LDD)结构，在第一导电闸极两侧下方的半导体基板内形成有未掺杂区，可以增加晶体管或是基板与闸极间的电场，进而降低写入及抹除的电压差，并据此结构提出有元件的操作方法。本发明可以应用于单闸极晶体管结构。

公开(公告)号：CN109309094A

公开(公告)日：2019-02-05

申请号：CN201811281931.8

申请日：2018-10-31

申请人： 上海华力微电子有限公司

发明人： 田志 ,  邵华 ,  陈昊瑜

IPC分类号： H01L27/115 ,  H01L27/11521

CPC分类号： H01L27/115 ,  H01L27/11521

摘要： 本发明公开了一种闪存的制造方法，闪存的存储区的制造步骤包括：步骤一、形成有源区并完成闪存单元的第一栅极结构的制作；有源区由形成于硅衬底表面的场氧隔离并呈条形结构和平行排列；同一行的第一栅极结构的多晶硅控制栅连接在一起并组成多晶硅行；步骤二、在未被多晶硅行覆盖的有源区的表面形成刻蚀阻挡层；步骤三、进行自对准源区场氧刻蚀，将源区形成区域中的场氧自对准去除，刻蚀区域由多晶硅行、有源区的硅自对准定义；刻蚀阻挡层防止在自对准源区场氧刻蚀过程中对有源区的硅表面产生刻蚀；步骤四、去除刻蚀阻挡层。本发明能防止SAS场氧刻蚀时对源区有源区的表面产生刻蚀耗损以及产生的圆化，从而能提高器件性能。

公开(公告)号：CN109148455A

公开(公告)日：2019-01-04

申请号：CN201710456898.7

申请日：2017-06-16

申请人： 旺宏电子股份有限公司

发明人： 周福兴 ,  詹耀富 ,  韩宗廷

IPC分类号： H01L27/11521 ,  H01L27/11551 ,  H01L27/11517

CPC分类号： H01L27/11521 ,  H01L27/11517 ,  H01L27/11551

摘要： 一种存储器元件及其制造方法。所述存储器元件包括基底、浮置栅极、栅极绝缘层、栅间介电层以及控制栅极，所述控制栅极为三层以上的多层结构，且所述多层结构的至少一层为金属硅化物层。

公开(公告)号：CN109037220A

公开(公告)日：2018-12-18

申请号：CN201810659403.5

申请日：2018-06-25

申请人： 浙江师范大学

发明人： 黄仕华 ,  芮哲 ,  陆肖励

IPC分类号： H01L27/11521

CPC分类号： H01L27/11521

摘要： 本发明公开了一种低温制备锡纳米晶存储器的方法，采用RCA标准清洗法对硅片进行表面清洗；把重量百分比为61%的HNO3溶液加热到123℃，然后把清洗好的硅片浸泡在其中；以金属锡靶和SiO2靶，采用共溅射的方式制备厚度为含锡的SiO2薄膜；然后在原位退火30min，退火温度为250~300℃；关闭加热电源，使硅片的温度逐渐降低到室温，然后在原位开始利用射频溅射生长Ta2O5薄膜；利用掩膜板在Ta2O5薄膜以及硅片的反面蒸镀金属铝电极。本发明降低了存储器在制备工艺过程中的热处理温度，提高了存储器的持续微缩能力和高载流子的注入和释放效率。

公开(公告)号：CN109037047A

公开(公告)日：2018-12-18

申请号：CN201810570553.9

申请日：2018-06-05

申请人： 意法半导体(鲁塞)公司

发明人： F·朱利恩 ,  F·谢拉 ,  N·布兰克 ,  E·布罗特 ,  P·劳克斯 ,  G·泰雷

IPC分类号： H01L21/28 ,  H01L21/762 ,  H01L21/336 ,  H01L27/11521 ,  H01L29/423 ,  H01L29/788

CPC分类号： H01L21/823878 ,  H01L21/0217 ,  H01L21/306 ,  H01L21/31111 ,  H01L21/31155 ,  H01L21/76224 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/092 ,  H01L27/11521 ,  H01L27/1203 ,  H01L27/1211 ,  H01L29/0653 ,  H01L29/401 ,  H01L29/42324 ,  H01L29/42356 ,  H01L29/66825 ,  H01L29/788

摘要： 本公开涉及电子芯片中的半导体区域的制造。例如，一种方法可用于制造由隔离沟槽隔开的第一和第二半导体区域。半导体衬底被氮化硅覆盖。通过离子注入掺杂位于第一区域上方的氮化硅。沟槽被蚀刻穿过氮化硅，并且以各向同性方式部分地蚀刻掺杂氮化硅。用绝缘体填充沟槽到达位于第一区域的层级上方的层级。去除氮化硅，使得仅第一区域的边缘被绝缘体环覆盖。

公开(公告)号：CN108962900A

公开(公告)日：2018-12-07

申请号：CN201710407714.8

申请日：2017-06-02

申请人： 力晶科技股份有限公司

发明人： 施凯侥 ,  冯祺凯 ,  王思婷 ,  尹德源

IPC分类号： H01L27/11521

CPC分类号： H01L27/11521

摘要： 本发明公开一种存储器结构及其制作方法，该存储器包含半导体基底、至少二个浅沟槽隔离、主动区、第一介电层、浮置栅极、第二介电层以及控制栅极。浅沟槽隔离相邻设置于半导体基底中。主动区设置于半导体基底中且位于该等浅沟槽隔离之间。第一介电层设置于主动区表面。浮置栅极设置于半导体基底上且具有阶梯状侧壁，并包含上层部和下层部，其中上层部宽度小于下层部宽度，下层部横跨主动区且延伸至浅沟槽隔离上并部分覆盖浅沟槽隔离。第二介电层覆盖浮置栅极。控制栅极设置于第二介电层上。

公开(公告)号：CN108932161A

公开(公告)日：2018-12-04

申请号：CN201810475203.4

申请日：2018-05-17

申请人： 瑞萨电子株式会社

发明人： 植木浩 ,  肥田英司

IPC分类号： G06F9/48

CPC分类号： G06F12/0246 ,  G06F2212/7203 ,  G06F2212/7205 ,  G11C16/16 ,  G11C16/3459 ,  G11C29/021 ,  H01L27/11521 ,  H01L27/11531 ,  G06F9/4818

摘要： 本发明的目的是提供能够在保持高中断响应性能的同时抑制电路规模增加的半导体器件及其控制方法。根据实施例，一种半导体器件包括：闪存存储器，其中存储N个中断子例程程序；中断控制电路，其检测中断的发生；计数器，其基于中断控制电路的检测结果来确定N个中断因素的相应发生概率；中断缓冲存储器，其中存储与N个中断因素中的被确定为发生概率高的前M个中断因素对应的M(M