一种网络端口扩展和报文快速均衡处理方法

    公开(公告)号:CN115412502A

    公开(公告)日:2022-11-29

    申请号:CN202211359114.6

    申请日:2022-11-02

    Abstract: 本发明公开一种网络端口扩展和报文快速均衡处理方法,包括:步骤一,在服务器端的虚拟网络端口模块创建虚拟网络端口,在FPGA端的FPGA‑QDMA模块创建物理功能队列,通过服务器端的DPDK‑QDMA模块连接虚拟网络端口模块和FPGA‑QDMA模块,再分配物理功能队列与虚拟网络端口一一对应,扩展FPGA端的网口;步骤二,DPDK‑QDMA模块启动时创建无锁队列、内存池和线程,引导虚拟网络端口模块和FPGA‑QDMA模块完成启动资源创建和分配;步骤三,服务器端和FPGA端之间进行网络报文收发时,利用DPDK‑QDMA模块将虚拟网络端口和与其对应的物理功能队列传输网络报文,实现了报文的并行快速处理。

    一种基于异构校验的高安全设备配置方法和装置

    公开(公告)号:CN113904934A

    公开(公告)日:2022-01-07

    申请号:CN202111497255.X

    申请日:2021-12-09

    Abstract: 本发明属于数据安全技术领域,涉及一种基于异构校验的高安全设备配置方法,包括以下步骤:步骤一、使用远程配置客户端,下发配置文件给配置处理单元,所述配置处理单元包含多干配置处理模块;步骤二、若干配置处理模块在配置文件的权限校验通过后,接收配置文件并转换为配置数据发送至配置下发模块;步骤三、配置下发模块接收到配置数据后进行配置校验,校验通过后下发配置数据。本发明使用异构安全的主动防御方式,实现边缘数据的高安全处理,有效阻止外部攻击和自生漏洞所带来的风险。

    一种基于IPSEC的多会话设计系统及操作方法

    公开(公告)号:CN118540159B

    公开(公告)日:2024-10-29

    申请号:CN202410996037.8

    申请日:2024-07-24

    Abstract: 本发明提供了一种基于IPSEC的多会话设计系统及操作方法,该系统包括:表单模块、封装模块、解封装模块、加密模块、解密模块、验证模块、杂包处理模块和仲裁模块,利用表单模块调整IPSEC读写速率和查询表单得到SA相关信息,封装模块对接收到的IP报文封装成IPSEC报文格式,解封装模块对接收到IPSEC报文进行解封装成正常的IP报文,然后加密模块加密报文,解密模块用于解密报文,加解密采用常用的AES算法,验证模块对数据签名防止数据遭到篡改采用常用的MD5验证,最后杂包处理模块直接过滤非IP报文。本发明采用常用的AES加解密,保证数据传输的准确性、实时性和可靠性,同时实现对不同的源目的IP的报文进行单独处理,保证高速数据传输,实现多会话设计。

    一种基于FPGA灵活后端的智能网卡调度方法

    公开(公告)号:CN117014235B

    公开(公告)日:2024-01-09

    申请号:CN202311285976.3

    申请日:2023-10-07

    Abstract: 本说明书公开了一种基于FPGA灵活后端的智能网卡调度方法,本方法可以先定义智能网卡的结构,智能网卡中具有用于智能网卡间互联或者智能网卡接收外界数据的灵活接口子模块,执行智能网卡的功能逻辑的灵活逻辑子模块,灵活交换子模块可以在灵活接口子模块和灵活逻辑子模块之间进行数据交换,从而,可以通过解析广义P4代码,从而对所需智能网卡数量的智能网卡进行调度,在需要多个智能网卡时,通过智能网卡间的灵活接口子模块可以实现智能网卡的互联,通过灵活交换子模块可以灵活的控制智能网卡内部的数据传输方向,使得多个智能网卡可以共同执行任务,从而相比于现有技术实现了对智能网卡的灵活调度。

    一种基于P4的编译及FPGA配置方法

    公开(公告)号:CN116860323A

    公开(公告)日:2023-10-10

    申请号:CN202311138168.4

    申请日:2023-09-05

    Abstract: 本发明公开了一种基于P4的编译及FPGA配置方法,包括步骤:编译配置工具(P4‑fpga‑compile‑config)整合编译模块(P4‑fpga‑compile)和配置模块集(P4‑fpga‑config‑xxx);编译模块将p4源文件编译成FPGA可识别的状态路径、匹配运算及字段修改三种配置数据,并生成发送配置数据链表;编译配置工具支持多种物理通道配置方式,根据配置通道在配置模块集中调用相应的配置模块;配置模块读取配置数据并发送至FPGA,配置模块在配置数据完整成功发送后发送消息通知FPGA配置数据生效;其中配置模块与FPGA的配置数据发送和消息交互均需要转义编解码和CRC校验处理。

    数据包处理系统
    6.
    发明公开

    公开(公告)号:CN114710571A

    公开(公告)日:2022-07-05

    申请号:CN202210338328.9

    申请日:2022-04-01

    Abstract: 本申请公开了一种数据包处理系统,异构资源一体化调度模组在线重构高性能报文交换模组的多个流水线逻辑,并将业务流表拆分为多个流表项,将流表项加载至对应的流水线逻辑,每个流水线逻辑对应一种网络协议类型的数据包处理逻辑;高性能报文交换模组接收数据包,确定数据包对应的目标网络协议类型,利用与目标网络协议类型对应的流水线逻辑中的流表项将数据包发送至智能网络线卡模组;智能网络线卡模组接收数据包,利用与目标网络协议类型对应的异构资源组合对数据包进行处理,并将处理后的数据包返回高性能报文交换模组,由高性能报文交换模组对处理后的数据包进行转发。该系统能够实现多种网络技术体制并存环境下的协议无关数据包处理。

    基于阵列式解析基元结构的后端编译器实现方法及装置

    公开(公告)号:CN114610288A

    公开(公告)日:2022-06-10

    申请号:CN202210511925.7

    申请日:2022-05-12

    Abstract: 本发明公开了基于阵列式解析基元结构的后端编译器实现方法及装置,基于阵列式解析基元结构的可编程目标硬件,可完成对软件定义的协议解析逻辑进行编译的需求。通过对软件描述的协议解析处理逻辑进行翻译和解释,生成目标硬件中矩阵式可编程解析资源能识别的解析操作指令,操作指令以解析基元参数阵列的形式与目标硬件中可配置的解析基元阵列形成映射关系,通过解析基元参数阵列控制器,将解析基元参数阵列中的有效解析基元参数配置到硬件上对应的可编程解析基元中,完成对目标硬件可编程解析基元资源的编程,从而完成通过软件编程硬件来实现协议无关数据解析的目标。

    一种基于FPGA的协同网络协议解析方法和装置

    公开(公告)号:CN114567688A

    公开(公告)日:2022-05-31

    申请号:CN202210234971.7

    申请日:2022-03-11

    Abstract: 本发明公开了一种基于FPGA的协同网络协议解析方法和装置,包括:根据解析需求确定网络需求状态;通过所述网络需求状态对应的网络数据包包头构建网络协议结构图,所述网络协议结构图中包含网络结点和网络结点跳转两种型态;利用所述网络协议结构图中的网络结点跳转查找网络结点;对所述网络结点添加根结点变量和下一结点变量;遍历所有添加根结点变量和下一结点变量的所述网络结点,对所述网络结点添加结点标识;根据所述结点标识生成全协议表;通过FPGA对所述全协议表进行网络协议解析。本发明完全通过软件完成,FPGA资源集中协议解析和字段处理功能,能有效提高网络包解析速率,实现逻辑清晰简单,接口易于扩展,逻辑易于通过HDL语言完成设计。

    一种基于异构校验的高安全设备配置方法和装置

    公开(公告)号:CN113904934B

    公开(公告)日:2022-04-08

    申请号:CN202111497255.X

    申请日:2021-12-09

    Abstract: 本发明属于数据安全技术领域,涉及一种基于异构校验的高安全设备配置方法,包括以下步骤:步骤一、使用远程配置客户端,下发配置文件给配置处理单元,所述配置处理单元包含多干配置处理模块;步骤二、若干配置处理模块在配置文件的权限校验通过后,接收配置文件并转换为配置数据发送至配置下发模块;步骤三、配置下发模块接收到配置数据后进行配置校验,校验通过后下发配置数据。本发明使用异构安全的主动防御方式,实现边缘数据的高安全处理,有效阻止外部攻击和自生漏洞所带来的风险。

    一种基于PCIe的多端口网络报文收发方法

    公开(公告)号:CN113676421B

    公开(公告)日:2022-01-28

    申请号:CN202111237181.6

    申请日:2021-10-25

    Inventor: 沈文君 张富军

    Abstract: 本发明公开了一种基于PCIe的多端口网络报文收发方法,包括以下步骤:S1:ARM和FPGA虚拟若干个网络设备,对原始网络报文添加端口号,在单路PCIe通道上实现多个网络端口同时收发数据的功能;S2:ARM采用发送网络报文页合并、多页聚合发送和超时发送机制,在发送报文页合并和合并页发送过程中采用两个独立线程和两个无锁缓存进行操作;S3:ARM对网络报文发送和接收的处理线程进行CPU绑核处理。由于ARM的DMA传输以页(4096 bytes)为单位,ARM创建两个无锁缓存和处理线程,对网络发送报文进行页合并处理,并通过页聚合发送和超时发送机制有效减少DMA传输,提高了网络传输效率,同时保证网络报文较少时的实时性。

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