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公开(公告)号：CN114567688B
公开(公告)日：2023-01-24
申请号：CN202210234971.7
申请日：2022-03-11
Applicant: 之江实验室
IPC: H04L69/22
Abstract: 本发明公开了一种基于FPGA的协同网络协议解析方法和装置，包括：根据解析需求确定网络需求状态；通过所述网络需求状态对应的网络数据包包头构建网络协议结构图，所述网络协议结构图中包含网络结点和网络结点跳转两种型态；利用所述网络协议结构图中的网络结点跳转查找网络结点；对所述网络结点添加根结点变量和下一结点变量；遍历所有添加根结点变量和下一结点变量的所述网络结点，对所述网络结点添加结点标识；根据所述结点标识生成全协议表；通过FPGA对所述全协议表进行网络协议解析。本发明完全通过软件完成，FPGA资源集中协议解析和字段处理功能，能有效提高网络包解析速率，实现逻辑清晰简单，接口易于扩展，逻辑易于通过HDL语言完成设计。
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公开(公告)号：CN112698614A
公开(公告)日：2021-04-23
申请号：CN202110317671.0
申请日：2021-03-25
Applicant: 之江实验室
IPC: G05B19/042
Abstract: 本发明涉及控制领域，具体涉及一种任意字节读写用户侧逻辑控制器，包括：主控制总线IIC MASTER模块、从控制总线IIC SLAVE模块、时钟复位模块和用户侧逻辑模块，其特征在于，所述的主控制总线IIC MASTER模块将用户的数据转化为IIC报文的格式下发给从控制总线IIC SLAVE模块，所述的从控制总线IIC SLAVE模块接收所述IIC报文格式的数据，所述用户侧逻辑模块与与从控制总线IIC SLAVE模块相连接，所述时钟复位模块控制连接从控制总线IIC SLAVE模块与用户侧逻辑模块。本发明的控制器采用传统的IIC接口，保证了数据传输的准确性、实时性和可靠性，实现对多个地址段的进行独立读写和任意字节的数据读写，支持确定性数据传输，降低数据传输的延时和抖动，实现多用户的数据上送和数据下发。
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公开(公告)号：CN114610288B
公开(公告)日：2022-09-16
申请号：CN202210511925.7
申请日：2022-05-12
Applicant: 之江实验室
Abstract: 本发明公开了基于阵列式解析基元结构的后端编译器实现方法及装置，基于阵列式解析基元结构的可编程目标硬件，可完成对软件定义的协议解析逻辑进行编译的需求。通过对软件描述的协议解析处理逻辑进行翻译和解释，生成目标硬件中矩阵式可编程解析资源能识别的解析操作指令，操作指令以解析基元参数阵列的形式与目标硬件中可配置的解析基元阵列形成映射关系，通过解析基元参数阵列控制器，将解析基元参数阵列中的有效解析基元参数配置到硬件上对应的可编程解析基元中，完成对目标硬件可编程解析基元资源的编程，从而完成通过软件编程硬件来实现协议无关数据解析的目标。
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公开(公告)号：CN113031496B
公开(公告)日：2021-09-21
申请号：CN202110582550.9
申请日：2021-05-27
Applicant: 之江实验室
IPC: H04L29/06
Abstract: 本发明涉及控制领域，具体涉及一种基于FPGA的工业协议映射结构和方法，结构包括：相连的中央处理器CPU和FPGA芯片，所述FPGA芯片设有映射模块、映射表单模块、组帧模块和时钟复位模块，所述时钟复位模块分别控制连接映射模块、映射表单模块、组帧模块，所述组帧模块接收来自串口的数据，并根据从串口接收帧字节数据完成协议的组帧，输出报文帧至映射模块，所述映射模块与映射表单模块相连接。本发明采用RS‑232和RS‑485接口能够实现工业控制系统的大规模组网，并能够实现不同厂商的PLC及仪表的互相通讯；采用FPGA芯片，保证数据传输的准确性、实时性和可靠性。
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公开(公告)号：CN118540159B
公开(公告)日：2024-10-29
申请号：CN202410996037.8
申请日：2024-07-24
Applicant: 之江实验室
IPC: H04L9/40
Abstract: 本发明提供了一种基于IPSEC的多会话设计系统及操作方法，该系统包括：表单模块、封装模块、解封装模块、加密模块、解密模块、验证模块、杂包处理模块和仲裁模块，利用表单模块调整IPSEC读写速率和查询表单得到SA相关信息，封装模块对接收到的IP报文封装成IPSEC报文格式，解封装模块对接收到IPSEC报文进行解封装成正常的IP报文，然后加密模块加密报文，解密模块用于解密报文，加解密采用常用的AES算法，验证模块对数据签名防止数据遭到篡改采用常用的MD5验证，最后杂包处理模块直接过滤非IP报文。本发明采用常用的AES加解密，保证数据传输的准确性、实时性和可靠性，同时实现对不同的源目的IP的报文进行单独处理，保证高速数据传输，实现多会话设计。
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Patent Agency Ranking
公开(公告)号：CN114610288A
公开(公告)日：2022-06-10
申请号：CN202210511925.7
申请日：2022-05-12
Applicant: 之江实验室
Abstract: 本发明公开了基于阵列式解析基元结构的后端编译器实现方法及装置，基于阵列式解析基元结构的可编程目标硬件，可完成对软件定义的协议解析逻辑进行编译的需求。通过对软件描述的协议解析处理逻辑进行翻译和解释，生成目标硬件中矩阵式可编程解析资源能识别的解析操作指令，操作指令以解析基元参数阵列的形式与目标硬件中可配置的解析基元阵列形成映射关系，通过解析基元参数阵列控制器，将解析基元参数阵列中的有效解析基元参数配置到硬件上对应的可编程解析基元中，完成对目标硬件可编程解析基元资源的编程，从而完成通过软件编程硬件来实现协议无关数据解析的目标。
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公开(公告)号：CN114567688A
公开(公告)日：2022-05-31
申请号：CN202210234971.7
申请日：2022-03-11
Applicant: 之江实验室
IPC: H04L69/22
Abstract: 本发明公开了一种基于FPGA的协同网络协议解析方法和装置，包括：根据解析需求确定网络需求状态；通过所述网络需求状态对应的网络数据包包头构建网络协议结构图，所述网络协议结构图中包含网络结点和网络结点跳转两种型态；利用所述网络协议结构图中的网络结点跳转查找网络结点；对所述网络结点添加根结点变量和下一结点变量；遍历所有添加根结点变量和下一结点变量的所述网络结点，对所述网络结点添加结点标识；根据所述结点标识生成全协议表；通过FPGA对所述全协议表进行网络协议解析。本发明完全通过软件完成，FPGA资源集中协议解析和字段处理功能，能有效提高网络包解析速率，实现逻辑清晰简单，接口易于扩展，逻辑易于通过HDL语言完成设计。
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公开(公告)号：CN112698614B
公开(公告)日：2021-06-15
申请号：CN202110317671.0
申请日：2021-03-25
Applicant: 之江实验室
IPC: G06F13/40
Abstract: 本发明涉及控制领域，具体涉及一种任意字节读写用户侧逻辑控制器，包括：主控制总线IIC MASTER模块、从控制总线IIC SLAVE模块、时钟复位模块和用户侧逻辑模块，其特征在于，所述的主控制总线IIC MASTER模块将用户的数据转化为IIC报文的格式下发给从控制总线IIC SLAVE模块，所述的从控制总线IIC SLAVE模块接收所述IIC报文格式的数据，所述用户侧逻辑模块与与从控制总线IIC SLAVE模块相连接，所述时钟复位模块控制连接从控制总线IIC SLAVE模块与用户侧逻辑模块。本发明的控制器采用传统的IIC接口，保证了数据传输的准确性、实时性和可靠性，实现对多个地址段的进行独立读写和任意字节的数据读写，支持确定性数据传输，降低数据传输的延时和抖动，实现多用户的数据上送和数据下发。
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公开(公告)号：CN111930666A
公开(公告)日：2020-11-13
申请号：CN202010954923.6
申请日：2020-09-11
Applicant: 之江实验室
IPC: G06F13/42
Abstract: 本发明属于总线协议转换技术领域，涉及一种高速可配置工业协议转换器，采样FPGA芯片技术，包括第一串口控制器及第一串口控制器依次连接的接收组帧模块、协议转换模块、发送组帧模块和第二串口控制器；所述第一串口控制器和第二串口控制器，用于收发不同类型的工业现场总线数据；接收组帧模块，用于接收串口控制器发出的不同类型的工业现场总线数据的源协议帧，并进行校验，完成协议组帧；协议转换模块，用于提取源协议帧中的设备地址信息、功能码信息、数据写入到目标协议帧的相应位置；发送组帧模块，用于将目标协议帧计算出校验后，进行发送。本发明具有可灵活配置，支持多种协议互转且协议转换时延短达纳秒ns级别和时延固定的优点。
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公开(公告)号：CN118523902A
公开(公告)日：2024-08-20
申请号：CN202410977696.7
申请日：2024-07-22
Applicant: 之江实验室
Abstract: 本发明提供了一种基于软件定义的多种加解密模式切换方法及装置，该系统包括加密和解密两个模块，所述加密模块包含多路选择模块、加密模块、解密模块、计数器模块、初始化向量模块和配置模块，多路选择模块选择将多个输入转换为一个或两个输出，加密模块负责将明文数据转换为密文数据，解密模块负责将密文数据转换为明文数据，计数器模块负责计数，并用于CTR模式加解密，初始化向量模块用于加解密的初始化计算参数，配置模块连接各个多路选择器，负责配置各个多路选择器。本发明采用软件定义的方式对5种不同的加解密方式进行切换，提高了加解密使用的灵活性和减小FPGA资源的使用；并采用FPGA芯片，保证数据传输的准确性、实时性和可靠性。
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