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公开(公告)号：CN112948294A
公开(公告)日：2021-06-11
申请号：CN202110297635.2
申请日：2021-03-19
申请人： 北京控制工程研究所
摘要： 本发明涉及面向SOC的全域并行收发数据的双通道SpaceWire控制器及控制方法，属于芯片设计领域；采用读写分离的通道主动申请总线、自主并行收发数据，无需SOC中CPU参与；收发数据采用分时分块传输，每次猝发传输；并行传输数据通过增加CRC校验和ID号的机制保证数据传输的可靠性和一致性。本发明实现了高速总线控制器在数据链路端实现自主传输数据的要求，并可应用于SOC中含高速总线接口的设计中，具有较高的可移植性和通用性。
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公开(公告)号：CN105956302B
公开(公告)日：2019-07-12
申请号：CN201610306021.5
申请日：2016-05-10
申请人： 北京控制工程研究所
IPC分类号： G06F17/50
摘要： 一种可配置的抗辐射芯片前端网表自动生成方法，采用可配置的抗辐射数字标准单元库进行设计，并采用可配置的TIP的测试激励来进行验证，步骤为：基于IP构建起芯片的RTL代码；采用抗辐射指标可配置的单元库进行综合；基于IP构建可配置的测试集合；根据IP在芯片设计时的参数定义配置相应的测试集合；基于配置后的测试集合和设计的RTL代码构建起仿真验证环境；启动仿真验证并将相应的测试集合注入以验证设计的正确性；验证其正确性后生成最终的前端网表。本发明方法实现简单并且大幅减少了基于IP的抗辐射芯片设计与验证的开销，提升了基于IP的抗辐射加固的芯片设计与验证的效率，实现了前端网表的高效自动生成。
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公开(公告)号：CN114840257B
公开(公告)日：2024-10-25
申请号：CN202210301072.4
申请日：2022-03-24
申请人： 北京控制工程研究所
摘要： 一种可编程归一化协处理器数据处理系统及方法，该方法设计了一种通用数据处理架构，降低逻辑资源占用，提高数据处理速度，减少软件计算量，将复杂、多种类的数据处理归一化，该方法高效、灵活且具有普适性。已经成功应用于星载新一代微型静态红外地球敏感器研制。
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公开(公告)号：CN117437970A
公开(公告)日：2024-01-23
申请号：CN202311539321.4
申请日：2023-11-17
申请人： 北京控制工程研究所
摘要： 本发明涉及抗辐射集成电路技术领域，特别涉及一种具有存储器空间单粒子翻转检测能力的星载计算机系统。系统包括：处理器、总线、存储器、存储器接口控制器、纠检错模块和检测模块；存储器包含若干个存储字，每一个存储字含有若干个存储位和若干个校验位；检测模块用于根据存储器在当前检测周期中发生单存储位错变的存储字的数量，调整下一个检测周期的时长，并在各检测周期通过总线、存储器接口控制器和纠检错模块对存储器进行空间单粒子翻转检测和纠正；纠检错模块通过存储器接口控制器与存储器连接，纠检错模块用于对每一个存储字中的单存储位错变进行检测和纠正。本方案不仅不占用处理器的运算资源，还可以自适应地调整检测周期的时长。
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公开(公告)号：CN115291965A
公开(公告)日：2022-11-04
申请号：CN202210761755.8
申请日：2022-06-29
申请人： 北京控制工程研究所
IPC分类号： G06F9/445
摘要： 一种低成本高可靠系统软件加载启动实现方法及系统，硬件实现了片上系统在加电后自动实现系统软件的加载和启动功能，可替代传统的用于系统软件加载启动的片外PROM存储器芯片。上述硬件采用组合逻辑电路实现，当处理器访问前8kB地址时，该硬件电路可以返回相应的可执行程序代码数据。增加了MUX数据选通，由外部启动方式选择信号指定选通路径，用于选择处理器从片内启动，或者由片外PROM存储器中启动。当用户选择从片外PROM存储器中启动时，启动过程与启动结果与传统的系统软件加载启动方法一致。
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公开(公告)号：CN106375658A
公开(公告)日：2017-02-01
申请号：CN201610814709.4
申请日：2016-09-09
申请人： 北京控制工程研究所
CPC分类号： H04N5/23229 , H04N17/00
摘要： 一种通用的甚高精度图像处理VLSI验证方法，首先根据当前相机类型进行参数配置，获取相机源图像并转换得到TEXTIO格式的原图数据和标准解数据，然后在多个重复的行有效周期中像素时钟的有效沿依次将原图数据发送至相机的数据总线或者数据信号线上，对数据总线或者数据信号线上的数据进行甚高精度图像处理及读取，得到TEXTIO格式的甚高精度图像处理结果数据，最后将处理结果数据与标准解数据进行比对，得到误差像素的位置、灰度值差值，进而得到调整阈值分布后的图像及验证结果。
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公开(公告)号：CN104484238B
公开(公告)日：2016-02-10
申请号：CN201410783776.5
申请日：2014-12-16
申请人： 北京控制工程研究所
IPC分类号： G06F11/10
摘要： 一种用于SRAM型FPGA配置刷新的CRC校验方法，通过对SRAM型FPGA配置文件格式、存储形式和故障模式的研究，采用对SRAM型FPGA回读配置帧实时计算与PROM内预先存储的CRC校验码比对的方式，提出并实现了一种用于SRAM型FPGA配置刷新的CRC校验方法。本发明方法采用CRC校验码的形式，实现了FPGA配置信息校验的器件无关性，同时设置了使能标志和获取标志，实现了不同速率、大数据量校验的应用需求，在回读过程中实时完成回读数据的CRC校验，达到了节省存储资源与处理时间的目的。另外本发明方法使用的基于查表的字节型CRC算法，进行资源独立划分和管理，快速高效，提升了运算速度和工作频率。
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公开(公告)号：CN103472387A
公开(公告)日：2013-12-25
申请号：CN201310396314.3
申请日：2013-09-04
申请人： 北京控制工程研究所
IPC分类号： G01R31/3177
摘要： 本发明公开了一种适用于反熔丝型FPGA的通用在线测试系统及方法，由被测功能模块和在线测试模块两部分组成，二者之间通过可配置位宽的并行总线连接；被测功能模块为需要进行实时检测的功能模块，可以是系统内的任一组成模块；在线测试模块为具体实现敏感信号实时检测、数据采样与输出的模块，包含一个或多个子在线测试模块；每个子在线测试模块均由三部分组成，控制模块、内部信号采样分析模块和内部信号结果输出控制模块。本发明具有实现方式简单、资源消耗低、适用范围广、可靠性高的优点。
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公开(公告)号：CN110083492B
公开(公告)日：2023-03-07
申请号：CN201910351235.8
申请日：2019-04-28
申请人： 北京控制工程研究所
IPC分类号： G06F11/18
摘要： 本发明提供了一种电路关键寄存器三模冗余加固方法及装置，属于寄存器技术领域。所述方法包括：确定电路中各时序路径对应的第一时延，并将各时序路径对应的第一时延中的最大的确定为关键路径，其余为非关键路径；确定各非关键路径进行三模冗余加固后对应的第二时延；将各个非关键路径的第二时延分别与关键路径对应的第一时延进行比较，将第二时延不大于关键路径对应的第一时延的非关键路径确定为待加固路径；对待加固路径上的寄存器进行三模冗余加固。该方法实现简单有效，消除了传统三模冗余加固方法对系统性能造成的不利影响，提升了电路可靠性，并且将因加固产生的额外开销控制在不影响系统性能的合理范围内，具有很高的实际应用价值。
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公开(公告)号：CN110083492A
公开(公告)日：2019-08-02
申请号：CN201910351235.8
申请日：2019-04-28
申请人： 北京控制工程研究所
IPC分类号： G06F11/18
摘要： 本发明提供了一种电路关键寄存器三模冗余加固方法及装置，属于寄存器技术领域。所述方法包括：确定电路中各时序路径对应的第一时延，并将各时序路径对应的第一时延中的最大的确定为关键路径，其余为非关键路径；确定各非关键路径进行三模冗余加固后对应的第二时延；将各个非关键路径的第二时延分别与关键路径对应的第一时延进行比较，将第二时延不大于关键路径对应的第一时延的非关键路径确定为待加固路径；对待加固路径上的寄存器进行三模冗余加固。该方法实现简单有效，消除了传统三模冗余加固方法对系统性能造成的不利影响，提升了电路可靠性，并且将因加固产生的额外开销控制在不影响系统性能的合理范围内，具有很高的实际应用价值。
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