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公开(公告)号：CN116930711A
公开(公告)日：2023-10-24
申请号：CN202310893598.0
申请日：2023-07-20
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 杭州电子科技大学
IPC分类号： G01R31/26
摘要： 本发明公开了一种用于描述器件性能特征的版图结构、制作及测试方法。本发明设计的版图结构能够在12个pad中放下14个器件，解决同时提供高测量精度并节省布局空间的问题。本发明布局满足如下条件：①使用相同焊盘B；②版图结构中NMOS1、NMOS3、NMOS5、NMOS7、NMOS9、NMOS11和NMOS13共享相同的一个sourcepadS1和一个gatepadG1；③版图结构中的NMOS2、NMOS4、NMOS6、NMOS8、NMOS10、NMOS12和NMOS14共享相同的另一个sourcepadS2和另一个gatepadG2；④NMOS1和NMOS2共享相同的一个drainpadD1。同时本发明通过测量IdVg和IdVd，消除版图结构中产生的寄生电阻的方法。本发明解决了同时提供高测量精度并节省布局空间。
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公开(公告)号：CN116976276A
公开(公告)日：2023-10-31
申请号：CN202310896847.1
申请日：2023-07-20
申请人： 北京芯可鉴科技有限公司 , 北京智芯微电子科技有限公司 , 杭州电子科技大学
IPC分类号： G06F30/398 , G06F30/392
摘要： 本发明公开了一种基于电路版图的提高电路设计精度的方法。本发明首先将电路里配对的mosfet连接到测试设备中，然后在外接端点上添加应用激励，从而判断配对的两颗mosfet的性能，对其中性能相对更好的器件进行器件老化，通过老化方法使得性能相对好的器件匹配性能相对差的器件，从而消除工艺局部偏差，使得总体性能匹配。本发明主要应用于对电路性能有较高要求的芯片产品中，且本发明无需修改电路设计，操作方便，且能够真实的削减芯片的局部偏差。本发明的老化过程可以在通常的HTOL测试流程中完成，即无需增加额外的步骤，便可以对芯片级进行电路性能调整。
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公开(公告)号：CN116976065A
公开(公告)日：2023-10-31
申请号：CN202211084330.4
申请日：2022-09-06
申请人： 杭州电子科技大学 , 北京微电子技术研究所 , 北京卓芯半导体科技有限公司
IPC分类号： G06F30/20 , G06F119/04 , G06F111/08
摘要： 本发明公开了一种器件老化敏感点分析方法。本发明按照电路设计自带的模块层次依次对电路中的每个模块层次中的器件进行老化分析。即对电路中随机一个模块层次中的器件进行老化仿真时，其余模块层次中的器件重置为零，便于对当前模块层次中器件的老化分析。电路网仿真结束后，比较每个模块层次的电路网的老化性能衰退指标与老化性能衰退指标阈值的大小。如果当前模块层次的电路网的老化性能衰退指标大于老化性能衰退指标阈值，则对当前模块层次的电路网中下一层级的M个电路网表进行老化仿真，直到最低层级的器件为止。本发明能够大大降低电路可靠性敏感点分析的计算量，提升电路可靠性敏感点分析的效率、速度，并且不会影响敏感点分析的精度。
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公开(公告)号：CN116992801A
公开(公告)日：2023-11-03
申请号：CN202211093426.7
申请日：2022-09-06
申请人： 杭州电子科技大学 , 北京微电子技术研究所 , 北京卓芯半导体科技有限公司
IPC分类号： G06F30/3308 , G06F119/04
摘要： 本发明公开了一种考虑TDDB效应的电路评估方法。本发明包括如下步骤：1、首先进行电路仿真，得到该仿真时间段内电路的电压波形；然后根据该波形计算TDDB效应造成电路失效的时间，并将该失效时间转换为退化指标；2、判断步骤1中得到的退化指标是否小于1，若小于1则说明该电路的裕量过小，需重新设计；若大于等于1，说明该电路在TDDB效应的影响下仍可以在设计的裕量下正常工作，未超出预期。本发明基于电压实时波形计算TDDB效应引起的退化，将其转化为退化指标来评估电路性能，具有灵活性、高可靠性以及易于实现的优点，能够在电路超出预期失效时间前准确地给出提示信号，更好地评估TDDB效应对电路性能的影响，有利于在设计阶段加强电路的可靠性。
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