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公开(公告)号：CN118446252A
公开(公告)日：2024-08-06
申请号：CN202410534974.1
申请日：2024-04-30
Applicant: 华东师范大学
IPC: G06N3/0464 , G06N3/06
Abstract: 本发明公开了一种细粒度的卷积神经网络加速架构，该架构包括：行拆分模块、行阵列缓存组、卷积处理模块组、池化处理模块，所述行拆分模块与行阵列缓存组连接，所述行阵列缓存组与行拆分模块和卷积处理模块组连接，所述卷积处理模块组与行阵列缓存组和池化处理模块连接，所述池化处理模块与卷积处理模块组连接。本发明采用并行的数据处理方式，在资源允许的情况下，可同时实例化多个卷积功能块，同时在一个机器操作时下流水地完成设定大小的池化计算。数据处理效率高，耗时短。可用于辅助卷积神经网络的部署，使其达到更好的实时性能和运算效率。
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公开(公告)号：CN117729266A
公开(公告)日：2024-03-19
申请号：CN202311649567.7
申请日：2023-12-05
Applicant: 华东师范大学
Abstract: 本发明公开了一种航空总线多协议转换芯片架构，该芯片架构包括配置单元、接收单元、转发计算单元、数据存储单元、发送单元和信息上报单元。该芯片架构针对航空电子设备通信的多场景转换需求，集成了ARINC664、ARINC429、离散量与模拟量、ARINC717等多种航空总线协议，实现航空总线多协议一体化转换。其中使用高速的通信总线实现数据互联，设计请求信息格式用以提取数据，采用内置的多路并行处理器实现转换，减少信息数据载荷体量，在保障数据高安全性与高保密性的同时，实现高集成度的封装，降低面积，节约成本。
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公开(公告)号：CN116401197A
公开(公告)日：2023-07-07
申请号：CN202310407205.0
申请日：2023-04-17
Applicant: 华东师范大学
Abstract: 本发明公开了一种自动化航电多协议总线测试架构，该架构包括数据库信息提取模块、用户测试交互平台、测试平台和待测试设备。本发明可实现航电系统中ARINC429、ARINC717以及离散量和模拟量等多种协议数据转换的自动化测试，同时，能够兼容航电系统中其他设备的ARINC429和ARINC717总线收发独立收发测试，为航电系统中繁杂的总线链路测试和多种协议总线的发送转发测试提供了一种简单、高效、灵活性和兼容性强的自动化测试架构。
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公开(公告)号：CN118519822A
公开(公告)日：2024-08-20
申请号：CN202410575062.9
申请日：2024-05-10
Applicant: 华东师范大学
Abstract: 本发明公开了一种基于神经网络硬件加速的静态存储表故障检测纠正方法，属于数据存储安全领域。包括：将静态存储表分组，计算静态存储表进行故障检测时间间隔和每次检测单元数目；仲裁器生成长度为检测单元数目的随机序列，并将所述随机序列作为地址读取当前检测组所有静态存储表的数据，通过读取的数据进行故障检测和故障表定位；仲裁器对当前静态存储表检测组对应的ECC保护备份静态存储表进行检查纠错，完成后对故障表进行覆盖修正。本发明使用了添加第三方仲裁的零知识证明，提供了一种静态存储表故障检测纠正方法，保证了神经网络硬件加速中静态存储表数据安全。
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Patent Agency Ranking
公开(公告)号：CN115145858A
公开(公告)日：2022-10-04
申请号：CN202210757418.1
申请日：2022-06-30
Applicant: 华东师范大学
IPC: G06F15/163 , G06F15/78 , G06F13/16
Abstract: 本发明公开了一种分布式数据接力传输设备，该设备包括：PC机、MCU模块、主FPGA模块、从FPGA模块、主FPGA缓存模块、从FPGA缓存模块及数据接入选择模块。本发明通过多个包含单刀双掷开关的单元选择电路，将设备可接入数据源的数目提升了一倍，降低了对核心控制逻辑芯片IO引脚数目的要求，并通过MCU芯片和FPGA芯片的联合使用，充分发挥了MCU逻辑控制性强和FPGA并发处理能力强的优势，并提供了额外的数据传输通路，在确保数据传输性能要求的情况下，降低了设备的总体成本。
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公开(公告)号：CN115083833B
公开(公告)日：2025-02-11
申请号：CN202210737651.3
申请日：2022-06-27
Applicant: 华东师范大学
Abstract: 本发明公开了一种五层继电器硬件连接架构，该架构包括：顶层功能模块层、次级功能电路层、并行高效控制层、结点连接层、底层接口层，所述顶层功能模块层与次级功能电路层、并行高效控制层、底层接口层连接；次级功能电路层与并行高效控制层连接和底层接口层连接；并行高效控制层与结点连接层连接；结点连接层与底层接口层连接。本发明在继电器接口连接电路中采用了五层级的硬件连接架构，对于每一个接口都需要连接不同功能电路的系统，能够降低系统的复杂度，减少系统所用的继电器数量；通过连接层次划分的结构让系统继电器结构更具层次性、结构性，硬件连接多层级管理型架构更便于系统管理。
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公开(公告)号：CN118331924A
公开(公告)日：2024-07-12
申请号：CN202410569359.4
申请日：2024-05-09
Applicant: 华东师范大学
IPC: G06F15/78 , G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种基于FPGA的卷积神经网络加速板卡，该板卡包括终端接口、内存管理模块、数据配置模块、层间缓存模块及基本计算元。该板卡可通过外置的接口载入卷积神经网络的模型和具体数据，借助FPGA强大的并行计算能力，达成更好的实时性能和运算效率。相比于传统GPU的计算方式，本板卡能够实现更为密集的运算效率、成本较低，同时板卡内部实现安全管理，可监控板卡的运行状态，并进行决策。
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公开(公告)号：CN116577631A
公开(公告)日：2023-08-11
申请号：CN202310252217.0
申请日：2023-03-16
Applicant: 华东师范大学
Abstract: 本发明公开了一种免触式芯片检测系统，该平台包括PC机、数据解析/转发模块、源信号激励模块、选通阵列及待测芯片槽。该平台可以通过PC机的可视化界面实现一次性多项选择，完成芯片任意管脚间阻值、任意管脚间容值、任意管脚间封装完整性、任意管脚电压和芯片整体功耗的自动一体化测试。与传统机械探针点触式的检测系统相比，本发明的体积更为小巧；同时采用了可自动选通的物理通路切换方式，与传统方式相比具有更高的切换速率，可实现更高效率的封装测试。
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公开(公告)号：CN115083833A
公开(公告)日：2022-09-20
申请号：CN202210737651.3
申请日：2022-06-27
Applicant: 华东师范大学
Abstract: 本发明公开了一种五层继电器硬件连接架构，该架构包括：顶层功能模块层、次级功能电路层、并行高效控制层、结点连接层、底层接口层，所述顶层功能模块层与次级功能电路层、并行高效控制层、底层接口层连接；次级功能电路层与并行高效控制层连接和底层接口层连接；并行高效控制层与结点连接层连接；结点连接层与底层接口层连接。本发明在继电器接口连接电路中采用了五层级的硬件连接架构，对于每一个接口都需要连接不同功能电路的系统，能够降低系统的复杂度，减少系统所用的继电器数量；通过连接层次划分的结构让系统继电器结构更具层次性、结构性，硬件连接多层级管理型架构更便于系统管理。
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