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公开(公告)号：CN101631016B
公开(公告)日：2011-09-14
申请号：CN200910061657.8
申请日：2009-04-14
Applicant: 华中科技大学 , 武汉华中数控股份有限公司
Abstract: 本发明公开了一种现场总线的时间同步方法，包括主站实施过程和从站实施过程。在每个通信周期中，主站将上一个周期的帧发送时刻和帧接收时刻之差以及本数据帧的发送时刻发送给环形网络中。各从站根据二个周期接收数据帧的时间差计算出主站数据帧到本单元的延时时间，再加上主站本数据帧的发送时刻，计算出本站时钟时间，实现时钟同步。本方法在各通信周期中对各从站的时钟进行同步，从站在接收到主站的数据帧后对其时钟进行校正，同步后的时钟偏差决定于通信周期内的晶振漂移误差及处理间隔，因每次通信从站都进行时钟同步，故时钟同步误差不会产生累积。应用本方法同步的系统最大时钟误差为14ns。该方法易于实现，且只占用极小的通信带宽开销。
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公开(公告)号：CN101631059B
公开(公告)日：2011-06-29
申请号：CN200910061655.9
申请日：2009-04-14
Applicant: 华中科技大学 , 武汉华中数控股份有限公司
IPC: H04L12/437 , H04L1/22
Abstract: 本发明公开了一种实现现场总线拓扑结构实时重构的通信单元，包括第一、第二数据处理模块和二个端口，二个端口均设有接收模块和发送模块，其中任一端口的接收模块均通过第一数据处理模块或第二数据处理模块与另一端口的发送模块连接，在第一、第二数据处理模块之间设置有双向电子开关。本发明采用一个双向电子开关即可实现数据流向的灵活切换。具有双环结构的主从通信系统中采用两个处理模块，分别处理各自通信链路上的数据信息信号，真正提高了一次通信操作中的数据信息信号冗余度，实现数据信息信号双环结构。
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公开(公告)号：CN102170430B
公开(公告)日：2013-06-19
申请号：CN201110072456.5
申请日：2011-03-24
Applicant: 华中科技大学 , 武汉华中数控股份有限公司
IPC: H04L29/06
Abstract: 本发明公开了一种多端口多网络协议转换器，包括主控制器，辅控制器，RAM，外围电路和至少二个协议端口；主控制器与辅控制器相连，用于系统监控，实现网络协议转换，并向辅控制器提供协议和端口配置信号；辅控制器与主控制器相连，用于实现数据链路层功能，完成数据链路的建立、拆除，实现数据的检错和纠错功能；RAM为协议数据交换提供空间。本发明利用硬件电路和软件程序相结合的处理方法实现多种协议互相转换，整个转换过程在网络协议的物理层和数据链路层完成。本发明支持多种协议同时在线互相转换。根据应用要求动态配置源网络协议和目标网络类型，源网络协议端口和目标网络协议端口数量，完成源网络协议向目标网络协议的转换，实现不同协议之间通信的无缝连接。
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公开(公告)号：CN103095537A
公开(公告)日：2013-05-08
申请号：CN201210584687.9
申请日：2012-12-28
Applicant: 武汉华中数控股份有限公司 , 华中科技大学
IPC: H04L12/40
Abstract: 本发明公开了一种并行控制两类工业以太网总线从站设备的数控装置；该数控装置包括人机交互单元和主控单元；人机交互单元由通信及数据交换接口、LCD显示屏、操作面板等组成；主控单元采用CPU＋FPGA的结构，二者通过系统总线接口模块进行数据交换，第一工业以太网总线主站功能模块、第一双端口数据存储器、第一网络芯片和第一网络接口等用于第一类工业以太网总线协议的处理及数据传输，第二工业以太网总线主站功能模块、第二双端口数据存储器、第二网络芯片和第二网络接口等用于第二类工业以太网总线协议的处理及数据传输，中断信号处理模块对两类总线主站功能模块发送给CPU的中断申请信号进行逻辑控制，实现两类总线控制过程的同步。
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公开(公告)号：CN102117067B
公开(公告)日：2012-08-22
申请号：CN201110066693.0
申请日：2011-03-18
Applicant: 武汉华中数控股份有限公司 , 华中科技大学
IPC: G05B19/418
CPC classification number: Y02P90/02
Abstract: 本发明公开了一种基于ARM的现场总线链路实时监控装置，包括ARM处理器、FPGA模块、现场总线通信接口和人机交互界面；现场总线链路上的数据经现场总线通信接口下载到FPGA模块中，ARM处理器读取FPGA模块中的数据，获得现场总线链路上的状态、报警信息及链接在现场总线链路上的设备状态和报警信息，通过所述人机交互界面显示，同时将产生的报警信息输入到FPGA模块，上传到现场总线链路中；输入信息通过人机交互界面输入所述ARM处理器，实时写入FPGA模块中，通过现场总线通信接口发送到现场总线链路中。本发明可以灵活的应用到车间级或设备级进行实时监控，解决车间级或设备级实时监控的问题。
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Patent Agency Ranking
公开(公告)号：CN101630997B
公开(公告)日：2012-08-15
申请号：CN200910061656.3
申请日：2009-04-14
Applicant: 华中科技大学 , 武汉华中数控股份有限公司
Abstract: 本发明提出一种环形总线数据报文CRC校验字的动态修正方法，该方法采用FPGA实现。当网络报文经过各从站点时，网络报文与从站完成数据交换并被发送给下一站，与此同时，从站根据交换数据后的新网络报文的数据计算新的CRC校验字，新的CRC校验字的计算采用按位计算法，并采用4至16倍网络芯片工作时钟作为CRC的高频计算频率，减少了CRC校验字的计算时间，在网络报文几乎无延时等待的情况下，实现新的CRC校验字紧随网络报文发送给下一站，从而实现CRC校验字的动态修正。网络报文延时和CRC高频计算频率和CRC类型有关，8倍网络芯片工作时钟下，CRC-32校验的网络延时是2个网络芯片工作时钟。本发明数据报文的延时很短，几乎可以忽略不计，非常适合于“飞读”通信模式。
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公开(公告)号：CN101630997A
公开(公告)日：2010-01-20
申请号：CN200910061656.3
申请日：2009-04-14
Applicant: 华中科技大学 , 武汉华中数控股份有限公司
Abstract: 本发明提出一种环形总线数据报文CRC校验字的动态修正方法，该方法采用FPGA实现。当网络报文经过各从站点时，网络报文与从站完成数据交换并被发送给下一站，与此同时，从站根据交换数据后的新网络报文的数据计算新的CRC校验字，新的CRC校验字的计算采用按位计算法，并采用4至16倍网络芯片工作时钟作为CRC的高频计算频率，减少了CRC校验字的计算时间，在网络报文几乎无延时等待的情况下，实现新的CRC校验字紧随网络报文发送给下一站，从而实现CRC校验字的动态修正。网络报文延时和CRC高频计算频率和CRC类型有关，8倍网络芯片工作时钟下，CRC-32校验的网络延时是2个网络芯片工作时钟。本发明数据报文的延时很短，几乎可以忽略不计，非常适合于“飞读”通信模式。
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公开(公告)号：CN101631059A
公开(公告)日：2010-01-20
申请号：CN200910061655.9
申请日：2009-04-14
Applicant: 华中科技大学 , 武汉华中数控股份有限公司
IPC: H04L12/437 , H04L1/22
Abstract: 本发明公开了一种实现现场总线拓扑结构实时重构的通信单元，包括第一、第二数据处理模块和二个端口，二个端口均设有接收模块和发送模块，其中任一端口的接收模块均通过第一数据处理模块或第二数据处理模块与另一端口的发送模块连接，在第一、第二数据处理模块之间设置有双向电子开关。本发明采用一个双向电子开关即可实现数据流向的灵活切换。具有双环结构的主从通信系统中采用两个处理模块，分别处理各自通信链路上的数据信息信号，真正提高了一次通信操作中的数据信息信号冗余度，实现数据信息信号双环结构。
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公开(公告)号：CN101631016A
公开(公告)日：2010-01-20
申请号：CN200910061657.8
申请日：2009-04-14
Applicant: 华中科技大学 , 武汉华中数控股份有限公司
Abstract: 本发明公开了一种现场总线的时间同步方法，包括主站实施过程和从站实施过程。在每个通信周期中，主站将上一个周期的帧发送时刻和帧接收时刻之差以及本数据帧的发送时刻发送给环形网络中。各从站根据二个周期接收数据帧的时间差计算出主站数据帧到本单元的延时时间，再加上主站本数据帧的发送时刻，计算出本站时钟时间，实现时钟同步。本方法在各通信周期中对各从站的时钟进行同步，从站在接收到主站的数据帧后对其时钟进行校正，同步后的时钟偏差决定于通信周期内的晶振漂移误差及处理间隔，因每次通信从站都进行时钟同步，故时钟同步误差不会产生累积。应用本方法同步的系统最大时钟误差为14ns。该方法易于实现，且只占用极小的通信带宽开销。
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公开(公告)号：CN103095537B
公开(公告)日：2015-05-20
申请号：CN201210584687.9
申请日：2012-12-28
Applicant: 武汉华中数控股份有限公司 , 华中科技大学
IPC: H04L12/40
Abstract: 本发明公开了一种并行控制两类工业以太网总线从站设备的数控装置；该数控装置包括人机交互单元和主控单元；人机交互单元由通信及数据交换接口、LCD显示屏、操作面板等组成；主控单元采用CPU＋FPGA的结构，二者通过系统总线接口模块进行数据交换，第一工业以太网总线主站功能模块、第一双端口数据存储器、第一网络芯片和第一网络接口等用于第一类工业以太网总线协议的处理及数据传输，第二工业以太网总线主站功能模块、第二双端口数据存储器、第二网络芯片和第二网络接口等用于第二类工业以太网总线协议的处理及数据传输，中断信号处理模块对两类总线主站功能模块发送给CPU的中断申请信号进行逻辑控制，实现两类总线控制过程的同步。
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