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公开(公告)号：CN115407815B
公开(公告)日：2023-06-09
申请号：CN202210891017.5
申请日：2020-04-20
申请人： 华为技术有限公司
IPC分类号： G05F1/56
摘要： 一种电压调节电路和方法、运算系统、集成模块和电路，电压调节电路主要包括振荡器和调控电路，振荡器连接用于为逻辑电路供电的电源电路，该振荡器的工艺角类型与逻辑电路的工艺角类型相同，振荡器可以根据电源电路的输出电压生成第一时钟信号，调控电路可以根据第一时钟信号，控制电源电路调节输出电压。对于SS corner的逻辑电路，可以增大电源电路的输出电压，对于FF corner的逻辑电路，可以降低电源电路的输出电压，从而有利于优化SS corner的逻辑电路和FF corner的逻辑电路的时序裕度。
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公开(公告)号：CN111464917B
公开(公告)日：2022-04-22
申请号：CN202010154963.2
申请日：2017-04-28
申请人： 华为技术有限公司
IPC分类号： H04R3/00
摘要： 本申请公开了一种POP音的抑制方法、音频输出电路和终端，以抑制音频输出电路采用AC耦合结构时容易产生的POP音。该输出电路包括：输出功率放大器、共模电平缓冲器、参考电平产生电路、上电POP音抑制开关和共模开关，所述上电POP音抑制开关，用于在所述音频输出电路的电源上电过程中，控制所述输出节点的电平为零；所述共模开关，用于在所述参考电平产生电路的参考电平为零时，控制所述输出节点的电平等于所述参考电平，采用该输出电路能够避免共模建立过程产生的POP音。
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公开(公告)号：CN109933448B
公开(公告)日：2021-04-20
申请号：CN201910108992.2
申请日：2014-12-25
申请人： 华为技术有限公司
摘要： 本发明涉及计算机技术领域，公开了一种预测非易失性存储介质发生故障的方法及装置：针对数据中心的至少两个非易失性存储介质中的任意一非易失性存储介质，分别执行：计算任意一非易失性存储介质的状况值，状况值用于表征任意一非易失性存储介质的运行状况；确定状况值小于与任意一非易失性存储介质对应的初始预设故障门限值时，预测任意一非易失性存储介质将发生故障；状况值不同的任意两个非易失性存储介质分别对应的初始预设故障门限值不同，在该方案中，状况值不同的非易失性存储介质分别对应不同的初始预设故障门限值，即状况值不同的非易失性存储介质分别对应不同的报警门槛，因此，提高了预测出的发生故障的非易失性存储介质的准确度。
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公开(公告)号：CN108810735B
公开(公告)日：2020-03-20
申请号：CN201710296857.6
申请日：2017-04-28
申请人： 华为技术有限公司
IPC分类号： H04R3/00
摘要： 本申请公开了一种POP音的抑制方法、音频输出电路和终端，以抑制音频输出电路采用AC耦合结构时容易产生的POP音。该输出电路包括：输出功率放大器、共模电平缓冲器、参考电平产生电路、上电POP音抑制开关和共模开关，所述上电POP音抑制开关，用于在所述音频输出电路的电源上电过程中，控制所述输出节点的电平为零；所述共模开关，用于在所述参考电平产生电路的参考电平为零时，控制所述输出节点的电平等于所述参考电平，采用该输出电路能够避免共模建立过程产生的POP音。
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公开(公告)号：CN110226158A
公开(公告)日：2019-09-10
申请号：CN201780002811.7
申请日：2017-12-29
申请人： 华为技术有限公司
IPC分类号： G06F12/0862
摘要： 本申请提供了一种数据预取方法和装置。该数据预取方法应用于存储设备中，当第一数据访问请求执行完毕之后，获取目标逻辑块的第一顺序流长度和第一访问次数，所述存储设备的缓存中包括多个逻辑块，所述目标逻辑块以及所述相邻逻辑块均是所述多个逻辑块中的其中之一。接收第二数据访问请求时，将所述第一顺序流长度修改为第二顺序流长度并且将第一访问次数修改为第二访问次数，所述第二数据访问请求用于访问所述目标逻辑块。根据所述第二顺序流长度以及所述第二访问次数计算所述目标逻辑块的顺序度，当所述目标逻辑块的顺序度超过第一预取门限时，执行数据预取操作。可以准确地识别并行顺序流以触发数据预取操作，提高数据命中率。
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公开(公告)号：CN109121043A
公开(公告)日：2019-01-01
申请号：CN201710487751.4
申请日：2017-06-23
申请人： 华为技术有限公司
IPC分类号： H04R3/02
摘要： 一种音频处理电路及终端设备，所述电路包括级联运放电路、输出节点和下拉电路，级联运放电路用于对输入电压进行放大，并将放大后的电压输出至输出节点。级联运放电路包括第一运放电路和第二运放电路，第一运放电路为第二运放电路的前级运放；第一运放电路包括并联的主运算放大器和辅运算放大器；下拉电路的一端耦合至输出节点，下拉电路的另一端接地或共模电压模块，下拉电路用于当第一运放电路开启后，下拉输出节点的电压；第二运放电路用于开启辅运算放大器后，控制辅运算放大器的电压增益从低至高渐变，从而控制输出节点的电压跟随输出电阻的渐变，从低至高渐变。通过采用本方案提供的电路，能够有效的抑制运放通路建立过程中的POP噪声。
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公开(公告)号：CN104978283A
公开(公告)日：2015-10-14
申请号：CN201410142729.2
申请日：2014-04-10
申请人： 华为技术有限公司
IPC分类号： G06F12/08
摘要： 本发明实施例公开了一种内存访问控制方法，及装置；其中方法的实现包括：接收内存访问请求，并确定所述内存访问请求指定的内存地址；查询目录缓存，确定所述目录缓存中是否存在与所述内存地址对应的目录项；查询目录容器，确定所述目录容器中是否存在与所述内存地址对应的记录项；所述目录项的信息指示缓存有所述内存访问请求访问的数据缓存的位置；所述记录项记录有在外部存储器中存有且对应的内存地址的状态为非无效状态的目录项的地址；若所述目录缓存中不存在与所述内存地址对应的目录项，且所述目录容器中不存在与所述内存地址对应的记录项，则确定所述内存地址对应的目录项为无效状态。可以降低内存访问延时，提高内存访问性能。
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公开(公告)号：CN103684452A
公开(公告)日：2014-03-26
申请号：CN201310695426.9
申请日：2013-12-17
申请人： 华为技术有限公司
IPC分类号： H03M1/06
CPC分类号： H03M1/0665 , H03M1/66
摘要： 本发明实施例提供了一种动态单元匹配的方法和装置，用以解决在多比特DAC中采用CLA算法进行动态单元匹配时，会引入谐波，从而导致系统动态范围下降的问题。该方法包括：确定多比特数模转换器DAC中前一次选通的单元部件的起始位与当前次使用的步进之和，对该DAC中的单元部件的个数取余得到的余数，为当前次待选通的单元部件的起始位；该DAC在一次数模转换过程中配置的余数不相等的步进的个数大于或等于2，且配置的余数不相等的步进中至少两个步进的使用次数大于零；根据当前次接收到的数字信号以及确定的当前次待选通的单元部件的起始位，确定当前次待选通的单元部件，并选通确定的单元部件。
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公开(公告)号：CN101350622A
公开(公告)日：2009-01-21
申请号：CN200810211916.6
申请日：2008-09-10
申请人： 华为技术有限公司
IPC分类号： H03M3/02
摘要： 本发明公开了一种DEM算法的量化器电路，包括：AD量化器、动态元素匹配部分、与所述动态元素匹配部分对应的DA量化器，还包括比较器和控制器，其中：所述比较器，用于判别所述AD量化器的输出值K与2N/n的大小关系，并通知所述控制器，其中，N为所述AD量化器和所述DA量化器中的比特bit数，n为大于等于2的整数；所述控制器，用于根据所述比较器比较结果，通过所述动态元素匹配部分向对应的DA量化器的反馈电容进行充放电运算。本发明的实施例中，在确保DEM算法可以正确的对量化器的非线性误差进行整形的基础上，有效降低了以往DEM算法中的大量重复单元的数量，降低结构复杂度，节省电路面积，降低成本。
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