公开(公告)号：CN115152020A

公开(公告)日：2022-10-04

申请号：CN202080097412.5

申请日：2020-08-31

申请人： 硅存储技术股份有限公司

发明人： 周锋 ,  X·刘 ,  金珍浩 ,  S·乔尔巴 ,  C·德科贝尔特 ,  N·多

IPC分类号： H01L27/11536 ,  H01L21/28 ,  H01L29/423 ,  H01L29/66 ,  H01L27/088

摘要： 一种以具有向上延伸的第一鳍片和第二鳍片的硅衬底形成设备的方法。第一注入形成第一硅鳍片中的第一源极区。第二注入形成第一硅鳍片中的第一漏极区、以及第二硅鳍片中的第二源极区和第二漏极区。第一沟道区在第一源极区与第一漏极区之间延伸。第二沟道区在第二源极区与第二漏极区之间延伸。使用第一多晶硅沉积形成缠绕第一沟道区的第一部分的浮动栅极。使用第二多晶硅沉积形成缠绕第一源极区的擦除栅极、缠绕第一沟道区的第二部分的字线栅极、以及缠绕第二沟道区的虚设栅极。虚设栅极被金属栅极替换。

公开(公告)号：CN113035879A

公开(公告)日：2021-06-25

申请号：CN202110209856.X

申请日：2021-02-24

申请人： 上海华力微电子有限公司

发明人： 田志 ,  杨振兴 ,  邵华 ,  陈昊瑜

IPC分类号： H01L27/11524 ,  H01L27/11536 ,  H01L27/11548

摘要： 本发明提供了一种NOR FLASH的形成方法，包括：提供衬底，在所述衬底内形成有相邻的有源区和隔离区，所述隔离区的表面高于所述有源区的表面；在所述有源区上依次形成浮栅和第一控制栅；在所述隔离区上形成第二控制栅，所述第一控制栅和所述第二控制栅之间具有空隙，并且，所述第一控制栅和所述第二控制栅在同一高度上；在所述第一控制栅和所述第二控制栅之间的空隙中填充氧化物，以形成层间介质层，所述层间介质层的表面平整。通过控制隔离区的表面高于有源区，使得第一控制栅(有源区控制栅)和第二控制栅(隔离区控制栅)之间的层间介质层填充完好，不会出现空洞的情况，从而减少后续擦除出现问题的几率。

公开(公告)号：CN110739314A

公开(公告)日：2020-01-31

申请号：CN201911012756.7

申请日：2019-10-23

申请人： 武汉新芯集成电路制造有限公司

发明人： 薛广杰

IPC分类号： H01L27/11521 ,  H01L27/11536 ,  H01L27/11556 ,  H01L27/11558

摘要： 本发明提供了一种多晶硅电阻结构及其制作方法，在衬底上形成浮栅，刻蚀浮栅一侧的部分隔离结构至预定深度以形成第一凹槽，第一凹槽暴露出浮栅，之后形成控制栅作，控制栅填充第一凹槽以使得浮栅与位于其上方的控制栅相连接构成一组多晶硅电阻，接着在浮栅与控制栅上形成导电插塞，通过金属互连层连接相应导电插塞以将多组所述多晶硅电阻相串联以形成多晶硅电阻结构，增加了单位面积的电阻，从而减小了电路所需电阻的面积，缩减了芯片中电阻区域的面积，降低了成本。

公开(公告)号：CN106206728B

公开(公告)日：2019-04-16

申请号：CN201510251446.6

申请日：2015-05-18

申请人： 力晶科技股份有限公司

发明人： 永井享浩

IPC分类号： H01L29/78 ,  H01L29/788 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11536 ,  H01L27/11539 ,  H01L27/11541 ,  H01L29/49 ,  H01L29/51 ,  H01L21/336

CPC分类号： H01L27/11526 ,  H01L21/2652 ,  H01L21/26586 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11536 ,  H01L27/11539 ,  H01L27/11541 ,  H01L29/4925 ,  H01L29/4983 ,  H01L29/513 ,  H01L29/66492 ,  H01L29/6659 ,  H01L29/66825 ,  H01L29/7833 ,  H01L29/7836 ,  H01L29/788

摘要： 本发明公开一种半导体晶体管与闪存存储器及其制造方法。该闪存存储器，设置于基底上。闪存存储器具有半导体晶体管。此半导体晶体管具有堆叠栅极结构、淡掺杂区与间隙壁。堆叠栅极结构具有依序设置于基底上的栅介电层、第一导体层、介电层以及第二导体层。介电层周围具有开口使第一导体层电连接第二导体层。淡掺杂区设置于堆叠栅极结构旁、且位于开口下的基底中。间隙壁设置于堆叠栅极结构侧壁。利用控制开口下第一导体层的高度可调整间隙壁的宽度，以及利用介电层作为掩模层设置淡掺杂区，可增加淡掺杂区裕度，得到良好的电性。

公开(公告)号：CN105990245B

公开(公告)日：2019-02-01

申请号：CN201510058669.0

申请日：2015-02-04

申请人： 中芯国际集成电路制造(上海)有限公司

发明人： 张金霜 ,  仇圣棻

IPC分类号： H01L27/11536 ,  H01L27/11541 ,  H01L21/28 ,  H01L21/768 ,  H01L21/02 ,  H01L21/336 ,  H01L21/285 ,  H01L29/788

摘要： 本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。该方法包括：在核心器件的栅极结构的两侧形成包括第一氮化硅层或由内向外包括第一氧化硅层、第一氮化硅层和第二氧化硅层的第一侧壁层；以及，在第一侧壁层的外侧形成第二侧壁层，其中第二侧壁层包括第二氮化硅层并且覆盖第一侧壁层。该方法通过在形成位于核心区的金属硅化物之前在核心器件的栅极结构两侧形成自内向外包括氧化硅层、氮化硅层、氧化硅层和氮化硅层的侧壁层或自内向外包括氮化硅层和氮化硅层的侧壁层，可以保证位于核心区的金属硅化物具有良好的形貌并可以保证器件的性能。本发明的电子装置包括根据上述方法制得的半导体器件，同样具有上述优点。

公开(公告)号：CN108807406A

公开(公告)日：2018-11-13

申请号：CN201810556671.4

申请日：2018-05-31

申请人： 武汉新芯集成电路制造有限公司

发明人： 黄胜男 ,  罗清威 ,  李赟

IPC分类号： H01L27/11531 ,  H01L27/11536 ,  H01L27/11521

CPC分类号： H01L27/11531 ,  H01L27/11521 ,  H01L27/11536

摘要： 本发明涉及一种提升器件栅控能力的方法，包括以下步骤：提供衬底，所述衬底分为器件区和外围区；在所述衬底上沉积第一多晶硅层；在第一多晶硅层上沉积二氧化硅层；去除所述器件区上的二氧化硅层；在所述器件区的第一多晶硅层上沉积第二多晶硅层；去除所述外围区上的二氧化硅层；以及刻蚀所述器件区上的第二多晶硅层和第一多晶硅层形成第一栅极，刻蚀所述外围区上的第一多晶硅层形成第二栅极。本发明在不影响所述器件区多晶硅高度的条件下，降低所述外围区多晶硅的高度来减少多晶硅的耗尽，以提升器件外围区的栅控能力。本发明提供的提升器件栅控能力的方法，既有助于提升金属‑氧化物‑半导体(MOS)类器件的栅控能力，又不影响所述器件区的性能。

公开(公告)号：CN112530963B

公开(公告)日：2022-10-28

申请号：CN201910891254.X

申请日：2019-09-19

申请人： 中芯国际集成电路制造(北京)有限公司 ,  中芯国际集成电路制造(上海)有限公司

发明人： 陈建奇

IPC分类号： H01L27/11529 ,  H01L27/11536 ,  H01L27/11548 ,  H01L27/11558

摘要： 本申请涉及半导体制造领域，具体地涉及一种闪存器件及其制作方法。所述闪存器件包括：半导体衬底；隔离结构，位于所述半导体衬底内并隔离所述半导体衬底的有源区；位于所述半导体衬底的有源区上的隧穿氧化层和浮置栅极，其中，所述浮置栅极的顶部侧壁包括一凸出结构；位于所述隔离结构表面以及浮置栅极表面的控制栅介质层；位于所述浮置栅极之间，覆盖所述控制栅介质层表面的控制栅极。所述凸出结构提高了浮置栅极和控制栅极之间的接触面积，有效提高了器件的耦合比，进而改善了器件的性能。

公开(公告)号：CN112635478B

公开(公告)日：2022-10-04

申请号：CN202011415076.2

申请日：2020-12-07

申请人： 华虹半导体(无锡)有限公司

发明人： 徐然 ,  熊伟 ,  陈华伦

IPC分类号： H01L27/11536 ,  H01L27/11548 ,  H01L27/11558

摘要： 本发明公开了一种缩小嵌入式闪存控制栅多晶硅刻蚀关键尺寸的方法，包括：在控制栅多晶硅上沉积硬掩膜；在硬掩膜上旋涂光刻胶，通过第一光罩曝光形成第一光刻图形，将第一光刻图形转移到硬掩膜,并去除光刻胶；在硬掩膜上旋涂光刻胶，使光刻胶和硬掩膜在Z字形控制栅多晶硅直边两侧竖直方向形成不同的错层结构，通过第二光罩曝光形成第二光刻图形，将第二光刻图形与硬掩膜交叠图形转移到控制栅多晶硅；去除光刻胶及硬掩膜，获得控制栅多晶硅刻蚀图形。

公开(公告)号：CN115039224A

公开(公告)日：2022-09-09

申请号：CN202080095449.4

申请日：2020-08-04

申请人： 硅存储技术股份有限公司

发明人： 金珍浩 ,  E·奎瓦斯 ,  P·加扎维 ,  B·贝尔泰洛 ,  G·费斯特斯 ,  C·德科贝尔特 ,  Y·卡其夫 ,  B·维拉德 ,  N·多

IPC分类号： H01L27/11536 ,  H01L21/28 ,  H01L29/423

摘要： 一种形成存储器器件的方法包括在半导体衬底的存储器单元区上形成浮动栅极，该浮动栅极具有终止于边缘中的上表面。形成氧化物层，该氧化物层具有分别沿着衬底表面的逻辑区域和存储器单元区域延伸的第一部分和第二部分，以及沿着该浮动栅极边缘延伸的第三部分。形成非共形层，该非共形层具有分别覆盖该氧化物层第一部分、第二部分和第三部分的第一部分、第二部分和第三部分。蚀刻去除该非共形层第三部分，并且减薄但不完全移除非共形层第一部分和第二部分。蚀刻减小氧化物层第三部分的厚度。在移除非共形层第一部分和第二部分之后，在氧化物层第二部分上形成控制栅极，并且在氧化物层第一部分上形成逻辑栅极。

公开(公告)号：CN112802848B

公开(公告)日：2022-06-07

申请号：CN202011415084.7

申请日：2020-12-07

申请人： 华虹半导体(无锡)有限公司

发明人： 张超然 ,  任小兵 ,  丁浩 ,  熊伟 ,  陈华伦

IPC分类号： H01L27/11524 ,  H01L27/11529 ,  H01L27/11536 ,  H01L27/11548 ,  H01L27/11558

摘要： 本发明公开了一种NORD闪存浮栅测试区域接通方法，包括：在有源区上形成控制栅氧化层、浮栅多晶硅层、极间介质层和控制栅多晶硅层，并形成字线多晶硅；在设计接通控制栅接触孔位置保留控制栅，执行刻蚀在字线多晶硅一侧露出部分有源区；刻蚀形成逻辑栅同时打开测试区域接通区域的控制栅；在测试接通区域刻蚀到浮栅；执行接触孔工艺将控制栅、浮栅和有源区引出。本发明还公开了一种NORD闪存浮栅测试区域接通结构、终端设备和计算机可读存储介质。本发明不需要增加额外的光罩，在形成逻辑栅极的同时刻蚀开测试区域的控制栅实现浮栅接通，进而实现NORD闪存测试Coupling Oxide和ONO电学特性，能提高产品的品控。