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公开(公告)号：CN117241585A
公开(公告)日：2023-12-15
申请号：CN202311015940.3
申请日：2023-08-11
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H10B41/48
摘要： 本申请提供一种分栅闪存器件及其制备方法，其中制备方法包括：提供一衬底，衬底上依次形成有栅氧化层、浮栅层、隧穿氧化层、擦除栅层和第一氮化硅层；形成一开口；形成第一侧墙；形成第二侧墙；形成源区；形成第三侧墙；形成源线；回刻部分厚度的源线；采用化学气相沉积工艺形成保护层；以及研磨去除超出第一氮化硅层表面的保护层。本申请通过在开口中回刻部分厚度的源线，再采用CVD工艺形成保护层，可以避免传统高温炉管工艺制备保护层的高温环境，从而避免了高温氧化过程中保护层中的氧离子扩散至隧穿氧化层，导致隧穿氧化层被氧化加厚以及被冲击疏松的情况，提高了隧穿氧化层的膜层致密性和厚度均匀性，保证了分栅闪存器件的良率和可靠性。
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公开(公告)号：CN118119183A
公开(公告)日：2024-05-31
申请号：CN202410209744.8
申请日：2024-02-23
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及分栅式闪存的形成方法，包括：在存储区位置制作形成分栅式闪存元胞初级结构，在存储器件引出区位置制作形成多个相间隔的多晶硅复合引出结构，外围器件区的半导体基底层外露；制作薄氧层，薄氧层至少覆盖多晶硅复合引出结构的表面和分栅式闪存元胞初级结构的侧面；制作字线氧化层和字线多晶硅层，字线氧化层和字线多晶硅层覆盖在多晶硅复合引出结构的表面、外围器件区的表面和分栅式闪存元胞初级结构的表面；刻蚀去除存储器件引出区和外围器件区中的字线氧化层和字线多晶硅层，薄氧层外露；毯式沉积氮化硅层和保护氧化层，使得多晶硅复合引出结构上覆盖有毯式沉积氮化硅层和保护氧化层。
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公开(公告)号：CN117677198A
公开(公告)日：2024-03-08
申请号：CN202311371292.5
申请日：2023-10-20
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种分栅式闪存的形成方法。该方法包括以下步骤：提供基底层，在分离栅闪存器件窗口中硬质掩膜层的侧壁上形成第一隔离介质侧墙；刻蚀去除从带有第一隔离介质侧墙的分离栅闪存器件窗口处外露的擦除栅层；在分离栅闪存器件窗口中第一隔离介质侧墙的侧壁上形成第二隔离介质侧墙，第二隔离介质侧墙覆盖于浮栅层上；在第二隔离介质侧墙的侧壁上形成第三隔离介质侧墙，第三隔离介质侧墙覆盖于浮栅层侧壁处，起到源线与浮栅层间的隔离作用；带有第一隔离介质侧墙、第二隔离介质侧墙和第三隔离介质侧墙的分离栅闪存器件窗口形成了源线填充窗口；刻蚀去除从源线填充窗口处外露的浮栅层；基于源线填充窗口进行离子注入。
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公开(公告)号：CN117956802A
公开(公告)日：2024-04-30
申请号：CN202410014745.7
申请日：2024-01-04
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H10B41/35 , H01L21/311
摘要： 本发明提供一种分栅式闪存的形成方法，在擦除栅多晶硅层上形成浮栅SiN层；定义擦除栅多晶硅的开口并刻蚀浮栅SiN层形成为浮栅SiN结构；在浮栅SiN结构侧壁形成第一侧墙；刻蚀擦除栅多晶硅层形成擦除栅多晶硅结构；形成擦除栅多晶硅结构的第二侧墙；刻蚀浮栅层形成为浮栅结构；进行离子注入形成源线区；形成浮栅结构的第三侧墙并去除第三侧墙的SiN；沉积源线多晶硅以覆盖第三侧墙、第二侧墙及第一侧墙；刻蚀浮栅SiN结构以调节cell高度；刻蚀源线多晶硅以提高源线的导电性；对源线多晶硅进行离子注入；沉积一层氧化层以覆盖源线多晶硅形成帽层。本发明刻蚀去除第三侧墙的SiN，增大编程时源线对浮栅的耦合率，提高源线和浮栅的隔离效果，提高编程效率。
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公开(公告)号：CN116261330A
公开(公告)日：2023-06-13
申请号：CN202310012368.9
申请日：2023-01-05
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本发明提供一种分栅闪存器件的制造方法，包括：在衬底上形成栅氧化层、浮栅层、氧化硅介质层、擦除栅层和第一氮化硅层；在第一氮化硅层中刻蚀一开口；形成第一侧墙；刻蚀开口底部的擦除栅层；形成第二侧墙；刻蚀开口底部的浮栅层；形成源区；形成第三侧墙；去除部分厚度的第一氮化硅层和部分第三侧墙；形成源线；去除多余的第一侧墙、第二侧墙和源线。本申请通过先形成较厚的第一氮化硅层，然后形成第一侧墙、第二侧墙，接着形成第三侧墙，再去除部分厚度的第一氮化硅层，这样可以在不影响后续的逻辑集成工艺的情况下，降低了形成第三侧墙的难度，改善第三侧墙的形貌、厚度均匀性，提高了器件抗击穿能力，避免了数据发生串扰的问题。
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