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公开(公告)号：CN117082860A
公开(公告)日：2023-11-17
申请号：CN202311078448.0
申请日：2023-08-25
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H10B41/30 , H01L21/28 , H01L29/423
摘要： 本申请提供一种分栅闪存器件及其制备方法，其中分栅闪存器件包括：衬底，衬底上依次形成有栅氧化层、浮栅层、介质层和擦除栅层、开口、第一侧墙、第二侧墙、源区、第三侧墙、源线多晶硅、第四侧墙、第五侧墙、字线多晶硅。本申请通过将堆叠的介质层和擦除栅层设置在远离浮栅层两侧边缘的内部区域上，与浮栅层两侧边缘保持一定的间距，可以在保持器件存储单元尺寸/面积不变甚至进一步缩小的情况下，擦除栅层和字线多晶硅之间形成较厚的第四侧墙，避免了擦除承受高压过程中，字线和擦除栅之间的击穿，同时提高了器件的集成度。
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公开(公告)号：CN118317608A
公开(公告)日：2024-07-09
申请号：CN202410281767.X
申请日：2024-03-12
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本申请提供一种分栅式闪存器件的制备方法，通过光刻将第一图案化的光刻胶层覆盖到最靠近外围逻辑区的字线多晶硅材料层上，保护住存储区最外侧的闪存单元的擦除栅，并且在外围逻辑区形成栅氧化层之后再去除多余的字线多晶硅材料层以得到存储区最终的字线，避免了存储区和外围逻辑区交界处的擦除栅和/或浮栅层(存储区最外侧的存储单元的擦除栅和/或浮栅层)因后续外围逻辑区的高压/低压栅氧生长工艺的影响被误氧化消耗从而导致存储区最外侧的存储单元的擦除栅位置发生断路的情况，保证了存储区最外侧的存储单元(cell)能够有效擦除，保证了存储区中所有存储单元均能够有效擦除，改善了器件的性能。
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公开(公告)号：CN118265297A
公开(公告)日：2024-06-28
申请号：CN202410251878.6
申请日：2024-03-05
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本发明公开了一种分栅快闪存储器，L型擦除栅的第一竖直部分自对准形成于第一开口的侧面，第二横向部分的侧面由形成于第一竖直部分的第二侧面的第一侧墙的第二侧面自对准定义；浮栅位于第二横向部分的底部，浮栅的第二侧面由形成于浮栅侧面的第二侧墙的第二侧面自对准定义；源区由浮栅的第二侧面自对准定义；浮栅的第二侧面形成有第三侧墙，源区顶部的源极线由第一至第三侧墙的第二侧面自对准定义。第一竖直部分的第一侧面自对准定义自对准定义第一栅极间介质层和浮栅的第一侧面，字线栅自对准形成于位于浮栅的第一侧面的第四侧墙的第一侧面以及第四侧墙顶部的第一竖直部分的第一侧面。本发明还公开了一种分栅快闪存储器的制造方法。
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公开(公告)号：CN118251004A
公开(公告)日：2024-06-25
申请号：CN202410282150.X
申请日：2024-03-12
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本申请提供一种分栅式闪存器件及其制备方法，其中在制备方法中，通过在引出区形成第一光刻胶层，可以避免引出区第二开口中的擦除栅被刻蚀，只刻蚀存储区的擦除栅和ONO层，使得引出区的擦除栅后续可以直接通过源线多晶硅、第一导电插塞直接从第二开口位置(各存储单元的浮栅层内侧)引出，不需要通过源线多晶硅材料在端头引出区的浮栅层的外侧引出，缩小了引出区的占用面积，从而缩小了存储单元(CELL)的面积，提高了器件的集成度。
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公开(公告)号：CN118119183A
公开(公告)日：2024-05-31
申请号：CN202410209744.8
申请日：2024-02-23
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及分栅式闪存的形成方法，包括：在存储区位置制作形成分栅式闪存元胞初级结构，在存储器件引出区位置制作形成多个相间隔的多晶硅复合引出结构，外围器件区的半导体基底层外露；制作薄氧层，薄氧层至少覆盖多晶硅复合引出结构的表面和分栅式闪存元胞初级结构的侧面；制作字线氧化层和字线多晶硅层，字线氧化层和字线多晶硅层覆盖在多晶硅复合引出结构的表面、外围器件区的表面和分栅式闪存元胞初级结构的表面；刻蚀去除存储器件引出区和外围器件区中的字线氧化层和字线多晶硅层，薄氧层外露；毯式沉积氮化硅层和保护氧化层，使得多晶硅复合引出结构上覆盖有毯式沉积氮化硅层和保护氧化层。
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公开(公告)号：CN117677198A
公开(公告)日：2024-03-08
申请号：CN202311371292.5
申请日：2023-10-20
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种分栅式闪存的形成方法。该方法包括以下步骤：提供基底层，在分离栅闪存器件窗口中硬质掩膜层的侧壁上形成第一隔离介质侧墙；刻蚀去除从带有第一隔离介质侧墙的分离栅闪存器件窗口处外露的擦除栅层；在分离栅闪存器件窗口中第一隔离介质侧墙的侧壁上形成第二隔离介质侧墙，第二隔离介质侧墙覆盖于浮栅层上；在第二隔离介质侧墙的侧壁上形成第三隔离介质侧墙，第三隔离介质侧墙覆盖于浮栅层侧壁处，起到源线与浮栅层间的隔离作用；带有第一隔离介质侧墙、第二隔离介质侧墙和第三隔离介质侧墙的分离栅闪存器件窗口形成了源线填充窗口；刻蚀去除从源线填充窗口处外露的浮栅层；基于源线填充窗口进行离子注入。
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公开(公告)号：CN117956802A
公开(公告)日：2024-04-30
申请号：CN202410014745.7
申请日：2024-01-04
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H10B41/35 , H01L21/311
摘要： 本发明提供一种分栅式闪存的形成方法，在擦除栅多晶硅层上形成浮栅SiN层；定义擦除栅多晶硅的开口并刻蚀浮栅SiN层形成为浮栅SiN结构；在浮栅SiN结构侧壁形成第一侧墙；刻蚀擦除栅多晶硅层形成擦除栅多晶硅结构；形成擦除栅多晶硅结构的第二侧墙；刻蚀浮栅层形成为浮栅结构；进行离子注入形成源线区；形成浮栅结构的第三侧墙并去除第三侧墙的SiN；沉积源线多晶硅以覆盖第三侧墙、第二侧墙及第一侧墙；刻蚀浮栅SiN结构以调节cell高度；刻蚀源线多晶硅以提高源线的导电性；对源线多晶硅进行离子注入；沉积一层氧化层以覆盖源线多晶硅形成帽层。本发明刻蚀去除第三侧墙的SiN，增大编程时源线对浮栅的耦合率，提高源线和浮栅的隔离效果，提高编程效率。
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公开(公告)号：CN117612939A
公开(公告)日：2024-02-27
申请号：CN202311394283.8
申请日：2023-10-25
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L21/336 , H01L21/28
摘要： 本发明提供一种MOS器件的制作方法，在衬底上形成栅极结构，在栅极结构侧壁形成第一侧墙；刻蚀第一侧墙使其顶部低于栅极结构顶端；形成依附于第一侧墙的第二侧墙；刻蚀第二侧墙使其顶部低于刻蚀后的第一侧墙；在栅极结构两侧的衬底内进行离子注入，形成源端和漏端；刻蚀去除第二侧墙；退火修改晶格损伤并激活源端和漏端的离子，同时使得源端和漏端外推；在栅极结构上表面以及源端和漏端上表面分别形成金属硅化物。本发明使得结深较深的源漏注入与沟道的距离被第二侧墙拉开，源漏结对沟道的作用减弱，从而短沟道效应得到抑制；去除第二SiN侧墙和第二SiO2侧墙会增大形成金属硅化物和接触孔的窗口，也会使后续ILD隔离填充更容易。
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公开(公告)号：CN116261330A
公开(公告)日：2023-06-13
申请号：CN202310012368.9
申请日：2023-01-05
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本发明提供一种分栅闪存器件的制造方法，包括：在衬底上形成栅氧化层、浮栅层、氧化硅介质层、擦除栅层和第一氮化硅层；在第一氮化硅层中刻蚀一开口；形成第一侧墙；刻蚀开口底部的擦除栅层；形成第二侧墙；刻蚀开口底部的浮栅层；形成源区；形成第三侧墙；去除部分厚度的第一氮化硅层和部分第三侧墙；形成源线；去除多余的第一侧墙、第二侧墙和源线。本申请通过先形成较厚的第一氮化硅层，然后形成第一侧墙、第二侧墙，接着形成第三侧墙，再去除部分厚度的第一氮化硅层，这样可以在不影响后续的逻辑集成工艺的情况下，降低了形成第三侧墙的难度，改善第三侧墙的形貌、厚度均匀性，提高了器件抗击穿能力，避免了数据发生串扰的问题。
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公开(公告)号：CN117677197A
公开(公告)日：2024-03-08
申请号：CN202311361891.9
申请日：2023-10-20
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及分离栅闪存器件的制造方法。包括：提供半导体器件，半导体器件包括基底层，基底层中形成源掺杂区，源掺杂区上形成源线多晶硅结构，源线多晶硅结构的两侧分别形成分离栅初始结构，源线多晶硅结构与分离栅初始结构通过介质层隔离；通过热氧化工艺，使得源线多晶硅结构的上表面形成保护氧化层；刻蚀去除分离栅初始结构的边缘形成分离栅结构，分离栅结构包括浮栅结构和位于浮栅结构上的擦除栅结构；在分离栅结构的边缘侧壁上形成字线侧墙结构；在外露的基底层上表面形成字线氧化层并沉积字线多晶硅层；刻蚀字线多晶硅层，保留覆盖在字线侧墙结构外的字线多晶硅层以形成字线结构。
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