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公开(公告)号：CN106816436B
公开(公告)日：2021-10-26
申请号：CN201611095252.2
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种设计半导体器件的方法包括：为多个单元中的每一单元的布局建立边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而建立。所述方法包括基于用于制造所述半导体器件的层的掩模的数目、对所述多个特征的最小间距要求、以及所建立的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体器件的所述层的布局。所述方法包括报告所述半导体器件的所述层的布局是可着色的，而不分析所述半导体器件的所述层的所述布局。
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公开(公告)号：CN106816436A
公开(公告)日：2017-06-09
申请号：CN201611095252.2
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: G06F17/5081 , G06F17/5072 , G06F2217/12 , H01L21/02 , H01L27/0207
Abstract: 一种设计半导体器件的方法包括：为多个单元中的每一单元的布局建立边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而建立。所述方法包括基于用于制造所述半导体器件的层的掩模的数目、对所述多个特征的最小间距要求、以及所建立的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体器件的所述层的布局。所述方法包括报告所述半导体器件的所述层的布局是可着色的，而不分析所述半导体器件的所述层的所述布局。
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公开(公告)号：CN105320798B
公开(公告)日：2018-09-14
申请号：CN201410800387.9
申请日：2014-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本发明提供了一种生成RC提取的修改布局的方法。一种方法包括：根据第一类型宽度变化确定原始布局的第i组布局图案的第一组宽度偏移值。原始布局具有与N个掩模相对应的N组布局图案，第i组布局图案具有与N个掩模中的第i个掩模相对应的第i个掩模分配。顺序指数i为1至N的整数，N为大于1的整数。根据第二类型宽度变化确定原始布局的第i组布局图案的第二组宽度偏移值。基于第i组布局图案的第一组和第二组宽度偏移值生成修改布局。
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公开(公告)号：CN106952902A
公开(公告)日：2017-07-14
申请号：CN201611058998.6
申请日：2016-11-25
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/70 , G06F17/5072 , G06F2217/12 , H01L27/0203 , G06F17/5068 , H01L27/0207
Abstract: 本发明实施例揭示了一种确定半导体装置的可着色性的方法和实施所述方法的系统，所述方法包含迭代地分解冲突图以移除具有少于阈值数目的链路的链路的所有节点。所述方法还包含确定所述已分解的冲突图是否为简化图。所述方法还包含当所述已分解的冲突图并非简化图时使用专用处理装置分割所述已分解的冲突图。所述方法还包含当所述已分解的冲突图是简化图时基于用于图案化所述半导体装置的所述层的掩模的数目来确定所述已分解的冲突图是否可着色。所述方法还包含当所述已分解的冲突图不可着色时标记冲突。
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公开(公告)号：CN104850672A
公开(公告)日：2015-08-19
申请号：CN201410163233.3
申请日：2014-04-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/00 , G03F1/70 , G06F17/5009
Abstract: 本发明提供了一种系统和方法，该方法包括：提供集成电路设计的布局；通过处理器由该布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；以及使用由最大掩模位移所限定的范围内的一个或多个掩模位移，对用于多个多重图案化分解中的每个的最差情况性能值进行仿真。而且，多个多重图案化分解中的每个均包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。本发明还提供了多重图案化掩模设计的掩模位移电阻-电感方法及执行方法。
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Patent Agency Ranking
公开(公告)号：CN103811050A
公开(公告)日：2014-05-21
申请号：CN201310042106.3
申请日：2013-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C11/4063
CPC classification number: G06F12/0804 , G06F12/0891 , G06F2212/1008 , G06F2212/1032 , G06F2212/45 , G06F2212/608 , G11C5/025 , G11C5/04 , G11C7/22
Abstract: 本发明公开了一种缓存存储管芯，包括：衬底，位于衬底上的预确定组数的存储单元，位于缓存存储管芯的第一表面上的第一组输入/输出端，以及位于缓存存储管芯的第二表面上的第二组输入/输出端。第一组输入/输出端与缓存存储管芯外部的主存储电路连接。第二组输入/输出端的一部分与第一组输入/输出端兼容。本发明还公开了存储电路以及操作存储电路的方法。
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公开(公告)号：CN113764405B
公开(公告)日：2024-08-27
申请号：CN202111142883.6
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种设计半导体器件的方法包括：为多个单元中的每一单元的布局建立边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而建立。所述方法包括基于用于制造所述半导体器件的层的掩模的数目、对所述多个特征的最小间距要求、以及所建立的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体器件的所述层的布局。所述方法包括报告所述半导体器件的所述层的布局是可着色的，而不分析所述半导体器件的所述层的所述布局。
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公开(公告)号：CN113764405A
公开(公告)日：2021-12-07
申请号：CN202111142883.6
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种设计半导体器件的方法包括：为多个单元中的每一单元的布局建立边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而建立。所述方法包括基于用于制造所述半导体器件的层的掩模的数目、对所述多个特征的最小间距要求、以及所建立的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体器件的所述层的布局。所述方法包括报告所述半导体器件的所述层的布局是可着色的，而不分析所述半导体器件的所述层的所述布局。
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公开(公告)号：CN104850672B
公开(公告)日：2019-07-05
申请号：CN201410163233.3
申请日：2014-04-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/00 , G03F1/70 , G06F17/5009
Abstract: 本发明提供了一种系统和方法，该方法包括：提供集成电路设计的布局；通过处理器由该布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；以及使用由最大掩模位移所限定的范围内的一个或多个掩模位移，对用于多个多重图案化分解中的每个的最差情况性能值进行仿真。而且，多个多重图案化分解中的每个均包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。本发明还提供了多重图案化掩模设计的掩模位移电阻‑电感方法及执行方法。
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公开(公告)号：CN107797377A
公开(公告)日：2018-03-13
申请号：CN201611143527.5
申请日：2016-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/50
CPC classification number: G06F17/5081 , G03F1/36 , G06F2217/12 , Y02P90/265 , G03F1/50
Abstract: 一种产生用于光刻过程的多个光掩模的方法包含产生电路图形。电路图形包括多个顶点和多个边缘。多个顶点中的每一者表示多个导线中的一者。多个边缘表示小于可接受最小距离的导线之间的间距。通过将第三顶点合并到选自多个顶点的第一集合的第四顶点中来简化Kn+1图形，所述Kn+1图形包括选自由选自多个边缘的边缘的第一集合串联连接的多个顶点的顶点的第一集合，且具有选自顶点的第一集合的第一顶点和第二顶点之间的至少一个非串联边缘连接。执行n重图案冲突检查，且基于结果产生光掩模。
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