-
公开(公告)号：CN106952902A
公开(公告)日：2017-07-14
申请号：CN201611058998.6
申请日：2016-11-25
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/70 , G06F17/5072 , G06F2217/12 , H01L27/0203 , G06F17/5068 , H01L27/0207
Abstract: 本发明实施例揭示了一种确定半导体装置的可着色性的方法和实施所述方法的系统，所述方法包含迭代地分解冲突图以移除具有少于阈值数目的链路的链路的所有节点。所述方法还包含确定所述已分解的冲突图是否为简化图。所述方法还包含当所述已分解的冲突图并非简化图时使用专用处理装置分割所述已分解的冲突图。所述方法还包含当所述已分解的冲突图是简化图时基于用于图案化所述半导体装置的所述层的掩模的数目来确定所述已分解的冲突图是否可着色。所述方法还包含当所述已分解的冲突图不可着色时标记冲突。
-
公开(公告)号：CN104051271A
公开(公告)日：2014-09-17
申请号：CN201410083556.1
申请日：2014-03-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , G06F17/50
CPC classification number: G06F17/5072 , G06F2217/12 , H01L29/66795 , H01L29/6681 , Y02P90/265
Abstract: 本发明涉及了一种在FinFET中扩展伪单元插入的工艺，该工艺包括在集成电路（IC）布局中确定空白区域，其中，该空白区域是不包括任何有源鳍和位于最小间隔边界以外的区域，在该空白区域之上应用网格图，其中，该网格图包括位于空白区域内的多个网格，以及通过在多个网格中的每个中设置伪鳍单元来以多个伪鳍单元填充该空白区域，其中，通过计算机执行应用网格图和填充空白区域。
-
公开(公告)号：CN102147821B
公开(公告)日：2013-01-09
申请号：CN201010546498.3
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明涉及一种分解集成电路布局的方法。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。
-
公开(公告)号：CN109324470A
公开(公告)日：2019-02-12
申请号：CN201810320343.4
申请日：2018-04-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开一种减低极紫外光(EUV)掩模缺陷的方法。所述方法包括以下步骤：提供晶片毛坯；识别晶片毛坯上的多个第一缺陷；在晶片毛坯的顶部上提供极紫外光掩模设计；识别极紫外光掩模设计上的具有对应的可拉伸区的非紧要区块；将极紫外光毛坯与极紫外光掩模设计进行交叠；识别多个第二缺陷，解决所述多个第二缺陷；识别多个第三缺陷，不解决所述多个第三缺陷；调整极紫外光掩模设计及极紫外光毛坯的相对位置以解决所述第三多个缺陷中的至少一者；以及调整所述非紧要区块中的至少一者在对应的可拉伸区内的位置，以解决所述多个第三缺陷中的至少一者。
-
公开(公告)号：CN104517000A
公开(公告)日：2015-04-15
申请号：CN201310704190.0
申请日：2013-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F2217/12 , Y02P90/265
Abstract: 本发明提供了一种确定用于制造集成电路的部件层的布局设计是否为N-可染色的方法，包括从布局设计的布局单元中标识出候选单元组。候选单元组中的每个候选单元都是基础布局单元组中的一个基础布局单元或者复合布局单元组中的一个复合布局单元，并且复合布局单元组中的该复合布局单元的布局组成单元已被确定为N-可染色。确定候选单元组中的第一候选单元是否为N-可染色。当第一候选单元是N-可染色并且不是顶层布局单元时，生成第一候选单元的邻接敏感冲突图。本发明提供了一种集成电路设计系统。本发明还提供了一种存储指令集的非瞬态存储介质。
-
Patent Agency Ranking
公开(公告)号：CN102636959A
公开(公告)日：2012-08-15
申请号：CN201110242092.0
申请日：2011-08-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/70 , G03F7/70433 , G03F7/70466
Abstract: 本发明公开了一种双重图形光刻中对半导体器件设计布局的分解和标记，具体地，为了评估半导体器件水平面的设计布局，并且为了确定和指示将要通过由分解设计布局所得到的不同光掩模形成的设计布局的不同部件，提供了系统和方法。通过标记指示的部件将各种器件部件与多个光掩模相关联，根据该标记，将利用双重图形光刻(DPL)技术在半导体器件水平面上形成或者制成该多个光掩模。在器件水平面完成标记，并且该标记包含在电子文件上，该电子文件由设计室提供给光掩模制造厂。当标识和标记各种器件部件时，除了被分解的设计布局的覆盖因素和临界尺寸因素，还要考虑各种其他器件原则、设计规则、工艺原则及其相互关系，以及器件环境和其他器件层。
-
公开(公告)号：CN101807266A
公开(公告)日：2010-08-18
申请号：CN200910225439.3
申请日：2009-12-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明提供一种半导体制造过程中的成品管理方法和其设备。所述方法包括如下步骤。获得并采集晶片的某一层的瑕疵数据，其中所述瑕疵数据包括该层的瑕疵的尺寸和位置。获得关于该层的布局图。根据所述瑕疵数据和布局图，通过多个处理装置并行进行该层的临界区域分析，以估计该层处于临界区域中的瑕疵位置。
-
公开(公告)号：CN106816436B
公开(公告)日：2021-10-26
申请号：CN201611095252.2
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种设计半导体器件的方法包括：为多个单元中的每一单元的布局建立边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而建立。所述方法包括基于用于制造所述半导体器件的层的掩模的数目、对所述多个特征的最小间距要求、以及所建立的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体器件的所述层的布局。所述方法包括报告所述半导体器件的所述层的布局是可着色的，而不分析所述半导体器件的所述层的所述布局。
-
公开(公告)号：CN112507646A
公开(公告)日：2021-03-16
申请号：CN201911347441.8
申请日：2019-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/367 , G06N20/00
Abstract: 本发明涉及计算机实施的方法。用于集成电路(IC)布局验证的系统、方法以及器件。采集多个集成电路图案，多个集成电路图案包含能够被制造的第一组图案和不能被制造的第二组图案。使用多个集成电路图案来训练机器学习模型。机器学习模型产生用于验证集成电路布局的预测模型。预测模型接收包含一组测试图案的数据，一组测试图案包括集成电路图案的扫描电子显微镜(SEM)图像。基于扫描电子显微镜图像和多个集成电路图案来确定与集成电路布局相关联的设计违例。为集成电路布局的进一步特征化提供设计违例的概述。
-
公开(公告)号：CN111950224A
公开(公告)日：2020-11-17
申请号：CN202010150137.0
申请日：2020-03-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 提供边界单元。确定电路的第一功能单元的边界。沿着所确定的边界的第一部分布置第一多个第一类型伪单元。第一部分在第一方向上延伸。每个第一类型伪单元包括第一预定义尺寸。沿着所确定的边界的第二部分布置第二多个第二类型伪单元。第二部分在第二方向上延伸。每个第二类型伪单元包括第二预定义尺寸。第二预定义尺寸与第一预定义尺寸不同。本发明的实施例还涉及形成边界单元的方法、集成电路以及集成电路装置。
-
-
-
-
-
-
-
-
-
Search Results
33
records
(took 0.028 seconds)
