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公开(公告)号：CN106952902A
公开(公告)日：2017-07-14
申请号：CN201611058998.6
申请日：2016-11-25
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5081 , G03F1/70 , G06F17/5072 , G06F2217/12 , H01L27/0203 , G06F17/5068 , H01L27/0207
Abstract: 本发明实施例揭示了一种确定半导体装置的可着色性的方法和实施所述方法的系统，所述方法包含迭代地分解冲突图以移除具有少于阈值数目的链路的链路的所有节点。所述方法还包含确定所述已分解的冲突图是否为简化图。所述方法还包含当所述已分解的冲突图并非简化图时使用专用处理装置分割所述已分解的冲突图。所述方法还包含当所述已分解的冲突图是简化图时基于用于图案化所述半导体装置的所述层的掩模的数目来确定所述已分解的冲突图是否可着色。所述方法还包含当所述已分解的冲突图不可着色时标记冲突。
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公开(公告)号：CN103970923B
公开(公告)日：2017-04-05
申请号：CN201310150925.X
申请日：2013-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明提供了执行设局布局的一种或更多种技术和系统。初始的设计布局与电器部件(诸如，标准单元)相关。该初始的设计布局包括第一图案(诸如，芯轴图案)和第二图案(诸如，被动填充图案)。生成用于初始设计布局的初始切割图案。响应与初始切割图案相关的设计规则违背识别而修改初始设计布局从而生成修改的初始设计布局。基于修改的初始设计布局生成更新的切割图案，但不导致设计规则违背。更新的切割图案被应用于更新的初始设计布局从而生成最终的设计布局。最终的设计布局被验证为自对准多重图案化(SAMP)兼容。本发明还提供了一种自对准多重图案化布局设计。
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公开(公告)号：CN109324470A
公开(公告)日：2019-02-12
申请号：CN201810320343.4
申请日：2018-04-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开一种减低极紫外光(EUV)掩模缺陷的方法。所述方法包括以下步骤：提供晶片毛坯；识别晶片毛坯上的多个第一缺陷；在晶片毛坯的顶部上提供极紫外光掩模设计；识别极紫外光掩模设计上的具有对应的可拉伸区的非紧要区块；将极紫外光毛坯与极紫外光掩模设计进行交叠；识别多个第二缺陷，解决所述多个第二缺陷；识别多个第三缺陷，不解决所述多个第三缺陷；调整极紫外光掩模设计及极紫外光毛坯的相对位置以解决所述第三多个缺陷中的至少一者；以及调整所述非紧要区块中的至少一者在对应的可拉伸区内的位置，以解决所述多个第三缺陷中的至少一者。
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公开(公告)号：CN104517000A
公开(公告)日：2015-04-15
申请号：CN201310704190.0
申请日：2013-12-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F2217/12 , Y02P90/265
Abstract: 本发明提供了一种确定用于制造集成电路的部件层的布局设计是否为N-可染色的方法，包括从布局设计的布局单元中标识出候选单元组。候选单元组中的每个候选单元都是基础布局单元组中的一个基础布局单元或者复合布局单元组中的一个复合布局单元，并且复合布局单元组中的该复合布局单元的布局组成单元已被确定为N-可染色。确定候选单元组中的第一候选单元是否为N-可染色。当第一候选单元是N-可染色并且不是顶层布局单元时，生成第一候选单元的邻接敏感冲突图。本发明提供了一种集成电路设计系统。本发明还提供了一种存储指令集的非瞬态存储介质。
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公开(公告)号：CN102636959A
公开(公告)日：2012-08-15
申请号：CN201110242092.0
申请日：2011-08-22
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/70 , G03F7/70433 , G03F7/70466
Abstract: 本发明公开了一种双重图形光刻中对半导体器件设计布局的分解和标记，具体地，为了评估半导体器件水平面的设计布局，并且为了确定和指示将要通过由分解设计布局所得到的不同光掩模形成的设计布局的不同部件，提供了系统和方法。通过标记指示的部件将各种器件部件与多个光掩模相关联，根据该标记，将利用双重图形光刻(DPL)技术在半导体器件水平面上形成或者制成该多个光掩模。在器件水平面完成标记，并且该标记包含在电子文件上，该电子文件由设计室提供给光掩模制造厂。当标识和标记各种器件部件时，除了被分解的设计布局的覆盖因素和临界尺寸因素，还要考虑各种其他器件原则、设计规则、工艺原则及其相互关系，以及器件环境和其他器件层。
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Patent Agency Ranking
公开(公告)号：CN101241517B
公开(公告)日：2010-06-23
申请号：CN200710129409.3
申请日：2007-07-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5068 , G03F1/36 , G03F1/70 , G03F7/70466
Abstract: 本发明是有关于一种划分全晶片图案布局的方法，包括：提供图案布局，其中此图案布局具有多个特征；检查图案布局以判定特征中多个需划分特征与多个无需划分特征；以第一颜色与第二颜色对需划分特征进行着色步骤；当该着色步骤产生一具有着色冲突的特征时，藉由分解具有着色冲突的特征以及将分解后的具有着色冲突的涂上第一颜色与第二颜色，来解决多个着色冲突；以及以涂上第一颜色的特征来形成第一光罩以及以涂上第二颜色的特征来形成第二光罩。本发明可以有效且高效率地划分全晶片图案布局，可以使独立的布局达到近似的图案密度，还可以将现行曝光机台扩展来印刷下一世代设计图案，更可藉由将这些图案划分成独立的布局来增加每一独立布局的间距。
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公开(公告)号：CN108932360B
公开(公告)日：2022-12-13
申请号：CN201810376754.5
申请日：2018-04-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种集成电路包括第一组栅极结构和第二组栅极结构。第一组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第一组栅极结构中的相邻栅极的中心分离。第二组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第二组栅极结构中的相邻栅极的中心分离。第一组栅极结构和第二组栅极结构在第二方向上延伸。第一组栅极结构中的栅极在第二方向上与第二组栅极结构中的相应栅极对准。第一组栅极结构中的栅极在第二方向上通过第一距离与第二组栅极结构中的相应栅极分离。本发明还提供了集成电路的制造方法。
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公开(公告)号：CN107797377B
公开(公告)日：2022-10-28
申请号：CN201611143527.5
申请日：2016-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/50
Abstract: 一种产生用于光刻过程的多个光掩模的方法包含产生电路图形。电路图形包括多个顶点和多个边缘。多个顶点中的每一者表示多个导线中的一者。多个边缘表示小于可接受最小距离的导线之间的间距。通过将第三顶点合并到选自多个顶点的第一集合的第四顶点中来简化Kn+1图形，所述Kn+1图形包括选自由选自多个边缘的边缘的第一集合串联连接的多个顶点的顶点的第一集合，且具有选自顶点的第一集合的第一顶点和第二顶点之间的至少一个非串联边缘连接。执行n重图案冲突检查，且基于结果产生光掩模。
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公开(公告)号：CN112395820A
公开(公告)日：2021-02-23
申请号：CN202010222985.8
申请日：2020-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/398 , G06F115/06
Abstract: 本公开描述用于确定性方法的系统、方法以及装置，确定性方法包括接收具有若干层的半导体装置的初始布局。识别与第一层相关联的第一设计规则的违例。设计规则编译包括与每一层相关联的多个设计规则。基于多个设计规则来生成多个衍生层。每一衍生层包括半导体装置的一个或多个层，其中对一个层的物理移动影响另一层。指定与多个层中的第二层相关联的禁区。生成具有与初始布局不同地定向的多个层的新布局，使得没有层在禁区内突出。
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公开(公告)号：CN108932360A
公开(公告)日：2018-12-04
申请号：CN201810376754.5
申请日：2018-04-25
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5072 , H01L21/28008 , H01L21/823431 , H01L21/823437 , H01L27/0207 , H01L27/0886 , H01L29/401 , H01L29/4916
Abstract: 一种集成电路包括第一组栅极结构和第二组栅极结构。第一组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第一组栅极结构中的相邻栅极的中心分离。第二组栅极结构中的每个栅极的中心在第一方向上通过第一间距与第二组栅极结构中的相邻栅极的中心分离。第一组栅极结构和第二组栅极结构在第二方向上延伸。第一组栅极结构中的栅极在第二方向上与第二组栅极结构中的相应栅极对准。第一组栅极结构中的栅极在第二方向上通过第一距离与第二组栅极结构中的相应栅极分离。本发明还提供了集成电路的制造方法。
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