公开(公告)号：CN108959675A

公开(公告)日：2018-12-07

申请号：CN201710545433.9

申请日：2017-07-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 顾钧尧 ,  王绍桓 ,  陈文豪 ,  余明道 ,  欧纮志

IPC: G06F17/50

Abstract: 一种对集成电路中的通孔柱布置进行优化的方法。在一些实施例中，可识别出集成电路或所提议集成电路设计内的路径具有负迟缓时间。在所述路径包括向接收器的各输入引脚的扇出时，可在位于所述路径的扇出之前的位置处插入通孔柱。例如，可靠近所述扇出、但在所述扇出与驱动器的输出引脚之间插入所述通孔柱，所述驱动器连接到所述路径。

公开(公告)号：CN119720894A

公开(公告)日：2025-03-28

申请号：CN202411235759.8

申请日：2024-09-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 欧纮志 ,  吕祐昇 ,  陈文豪

IPC: G06F30/337 ,  G06F30/392 ,  G06F30/33

Abstract: 本发明提供一种用于检查设计中的标准单元间隔品质的方法及系统。所述方法包括提供第一标准单元。确定第一标准单元的单元环境，并基于单元环境，在第一标准单元的第一边界和第一邻近单元的边界之间确定第一可行距离。基于单元环境，在第一标准单元的第二边界和第二邻近单元的边界之间确定第二可行距离。在第一标准单元和第二标准单元之间提供可行间隔，并基于第一可行距离、第二可行距离和第一标准单元的单元间距进行可行间隔的评估。制造包括响应评估的第一标准单元的集成电路。本发明涉及使用品质检查工艺的结果来改进和优化标准单元设计。