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公开(公告)号：CN107665267A
公开(公告)日：2018-02-06
申请号：CN201610925461.9
申请日：2016-10-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本发明实施例提供一种由计算机实施的用以产生多重样式化光刻兼容集成电路布局的方法。多个集成电路单元经整合，以形成集成电路布局。所述集成电路布局包括彼此紧邻的至少两个集成电路单元。在整合所述集成电路单元之后，执行分解算法，以将多重颜色分配至所述集成电路布局里的设计图形。在将所述颜色分配至所述设计图形之后，检测所述集成电路布局中的多重样式化着色冲突。执行修正算法，在所述修正算法下，通过翻转或移动所述紧邻集成电路单元中的至少一者而修正存在两紧邻集成电路单元中的冲突。
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公开(公告)号：CN108228955B
公开(公告)日：2024-05-28
申请号：CN201710669947.5
申请日：2017-08-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种半导体装置的布局系统，包括处理器和计算机可读取媒体。计算机可读取媒体连接至处理器。计算机可读取媒体配置以储存多个指令。处理器是配置以执行指令，以根据在由设计文件所指出的半导体装置中的单元(Cell)的至少一个参数，来决定指出通孔柱结构的布局图案，此通孔柱结构符合电迁移规则。通孔柱结构包含多个金属层和至少一个通孔，此至少一个通孔耦合至上述金属层。处理器更配置以执行指令，以将指出通孔柱结构的布局图案包含于设计文件中。处理器更配置以执行指令，以产生指出设计文件的数据，来制造前述的半导体装置。
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公开(公告)号：CN110728109A
公开(公告)日：2020-01-24
申请号：CN201910570282.1
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/398
Abstract: 本申请实施例涉及集成装置以及形成集成装置的方法。一种形成集成装置的方法包含：将多个通路柱预先存储于存储工具中；布置选自所述多个通路柱的第一通路柱以电连接到第一电路中的电路单元；分析所述第一电路的电迁移信息以确定所述第一通路柱是否引发电迁移现象；在所述第一通路柱引发电迁移现象时，布置选自所述多个通路柱的第二通路柱以替换所述电路单元的所述第一通路柱以产生第二电路；及根据所述第二电路产生所述集成装置。所述方法能够获得具有减小的接脚密度的更佳功率性能区域结果。
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公开(公告)号：CN109426693B
公开(公告)日：2022-10-25
申请号：CN201810049128.5
申请日：2018-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/394 , G06F119/18
Abstract: 本发明的实施例提供了用于开发电子器件的电子架构设计和制造电子器件的系统以及方法。本发明的实施例描述的示例性系统和方法从一个或多个标准单元和/或一个或多个标准单元变型中选择性地挑选以形成电子器件的模拟电路和/或数字电路的电子架构设计。在示例性实施例中，半导体代工厂和/或半导体技术节点可以对将一个或多个标准单元布置到电子器件设计基板面上施加一个或多个电子设计约束。在一些情况下，一个或多个标准单元中的一些在被布置到电子器件基板面上时不能满足一个或多个电子设计约束。在这些情况下，将与这些标准单元相对应的一个或多个标准单元变型布置到电子器件基板面上。
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公开(公告)号：CN109426693A
公开(公告)日：2019-03-05
申请号：CN201810049128.5
申请日：2018-01-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 本发明的实施例提供了用于开发电子器件的电子架构设计和制造电子器件的系统以及方法。本发明的实施例描述的示例性系统和方法从一个或多个标准单元和/或一个或多个标准单元变型中选择性地挑选以形成电子器件的模拟电路和/或数字电路的电子架构设计。在示例性实施例中，半导体代工厂和/或半导体技术节点可以对将一个或多个标准单元布置到电子器件设计基板面上施加一个或多个电子设计约束。在一些情况下，一个或多个标准单元中的一些在被布置到电子器件基板面上时不能满足一个或多个电子设计约束。在这些情况下，将与这些标准单元相对应的一个或多个标准单元变型布置到电子器件基板面上。
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公开(公告)号：CN108959675A
公开(公告)日：2018-12-07
申请号：CN201710545433.9
申请日：2017-07-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 一种对集成电路中的通孔柱布置进行优化的方法。在一些实施例中，可识别出集成电路或所提议集成电路设计内的路径具有负迟缓时间。在所述路径包括向接收器的各输入引脚的扇出时，可在位于所述路径的扇出之前的位置处插入通孔柱。例如，可靠近所述扇出、但在所述扇出与驱动器的输出引脚之间插入所述通孔柱，所述驱动器连接到所述路径。
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公开(公告)号：CN108155184A
公开(公告)日：2018-06-12
申请号：CN201710494638.9
申请日：2017-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L23/5283 , G06F17/5036 , G06F17/5072 , G06F17/5077 , G06F17/5081 , H01L23/5226 , H01L23/5286 , H01L27/088 , H03K19/20 , H01L27/02 , H01L27/0207
Abstract: 一种集成电路包括位于衬底与供电导线之间的单元。所述单元包括源极区、接触导线、电源导线以及电源通孔。所述接触导线从所述源极区延伸。所述电源导线耦合至所述接触导线。所述电源通孔内连接所述供电导线与所述电源导线。
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公开(公告)号：CN108155184B
公开(公告)日：2022-11-29
申请号：CN201710494638.9
申请日：2017-06-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种集成电路包括位于衬底与供电导线之间的单元。所述单元包括源极区、接触导线、电源导线以及电源通孔。所述接触导线从所述源极区延伸。所述电源导线耦合至所述接触导线。所述电源通孔内连接所述供电导线与所述电源导线。还提供一种集成电路的制造方法及用于设计及制造集成电路的单元库的计算机可读取非暂时性存储媒体。
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公开(公告)号：CN113139362A
公开(公告)日：2021-07-20
申请号：CN202010916010.5
申请日：2020-09-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 一种集成电路布局包括一或多个第一单元行，第一单元行沿第一方向部分地延伸跨越经配置用于集成电路布局的空间。第一单元行中的每一者沿垂直于第一方向的第二方向具有第一高度。集成电路布局包括一或多个第三单元行，第三单元行沿第一方向部分地延伸跨越空间。第三单元行中沿第二方向具有第二高度，第二高度不同于第一高度。
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公开(公告)号：CN110941936A
公开(公告)日：2020-03-31
申请号：CN201910891552.9
申请日：2019-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/30
Abstract: 本揭示提供一种集成电路，此集成电路包括第一位元正反器及第二正反器。第一正反器具有第一驱动能力。第二正反器具有不同于第一驱动能力的第二驱动能力。第一正反器及第二正反器为多位元正反器的部分，此多位元正反器经配置以共用至少第一时脉引脚。第一时脉引脚经配置以接收第一时脉信号。
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