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公开(公告)号：CN107302052B
公开(公告)日：2023-06-02
申请号：CN201710228919.X
申请日：2017-04-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例公开了一种用于制造半导体结构的方法，该方法包括：提供衬底；在该衬底上方形成MRAM结构；在该MRAM结构上方形成第一介电层；在该第一介电层上方形成停止层；在该停止层上方形成第二介电层；以及在没有暴露MRAM结构的顶部电极的情况下，通过平坦化操作去除该第二介电层、该停止层以及去除该第一介电层的至少部分。本发明还公开了相关方法。本发明实施例涉及用于制造半导体结构的方法。
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Patent Agency Ranking
公开(公告)号：CN110783451B
公开(公告)日：2023-12-26
申请号：CN201910668005.4
申请日：2019-07-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本发明涉及集成芯片。该集成芯片包括磁阻随机存取存储器(MRAM)器件，该MRAM器件由设置在衬底上方的介电结构围绕。MRAM器件包括设置在底部电极和顶部电极之间的磁隧道结。底部电极通孔将底部电极耦合到下部互连线。顶部电极通孔将顶部电极耦合到上部互连线。顶部电极通孔的底面具有第一宽度，该第一宽度小于底部电极通孔的底面的第二宽度。本发明的实施例涉及集成芯片的形成方法。
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公开(公告)号：CN110783451A
公开(公告)日：2020-02-11
申请号：CN201910668005.4
申请日：2019-07-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，本发明涉及集成芯片。该集成芯片包括磁阻随机存取存储器(MRAM)器件，该MRAM器件由设置在衬底上方的介电结构围绕。MRAM器件包括设置在底部电极和顶部电极之间的磁隧道结。底部电极通孔将底部电极耦合到下部互连线。顶部电极通孔将顶部电极耦合到上部互连线。顶部电极通孔的底面具有第一宽度，该第一宽度小于底部电极通孔的底面的第二宽度。本发明的实施例涉及集成芯片的形成方法。
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公开(公告)号：CN110957422A
公开(公告)日：2020-04-03
申请号：CN201910911643.4
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一些实施例涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口。实施第一蚀刻以在MRAM单元之上的介电层内形成第一通孔开口。在MRAM单元和介电层上方形成顶部电极通孔层。对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分并且限定具有基本平坦顶面的顶部电极通孔。本发明的实施例还涉及集成电路。
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公开(公告)号：CN110957422B
公开(公告)日：2023-09-26
申请号：CN201910911643.4
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一些实施例涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口。实施第一蚀刻以在MRAM单元之上的介电层内形成第一通孔开口。在MRAM单元和介电层上方形成顶部电极通孔层。对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分并且限定具有基本平坦顶面的顶部电极通孔。本发明的实施例还涉及集成电路。
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公开(公告)号：CN107302052A
公开(公告)日：2017-10-27
申请号：CN201710228919.X
申请日：2017-04-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L43/12 , H01L27/228 , H01L43/02 , H01L43/08 , H01L27/222
Abstract: 本发明实施例公开了一种用于制造半导体结构的方法，该方法包括：提供衬底；在该衬底上方形成MRAM结构；在该MRAM结构上方形成第一介电层；在该第一介电层上方形成停止层；在该停止层上方形成第二介电层；以及在没有暴露MRAM结构的顶部电极的情况下，通过平坦化操作去除该第二介电层、该停止层以及去除该第一介电层的至少部分。本发明还公开了相关方法。本发明实施例涉及用于制造半导体结构的方法。
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