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公开(公告)号：CN110957422B
公开(公告)日：2023-09-26
申请号：CN201910911643.4
申请日：2019-09-25
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一些实施例涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口。实施第一蚀刻以在MRAM单元之上的介电层内形成第一通孔开口。在MRAM单元和介电层上方形成顶部电极通孔层。对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分并且限定具有基本平坦顶面的顶部电极通孔。本发明的实施例还涉及集成电路。
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公开(公告)号：CN109755270B
公开(公告)日：2021-04-23
申请号：CN201811324752.8
申请日：2018-11-08
Applicant: 台湾积体电路制造股份有限公司
Inventor： 亚历山大·克尔尼斯基 , 黄胜煌 , 庄学理 , 蔡俊佑 , 王宏烵
IPC: H01L27/22
Abstract: 本揭露提供一种半导体结构及用于制造半导体结构的方法。所述方法包含：形成第N金属层；在所述第N金属层上方形成多个磁性隧道结MTJ，所述多个MTJ具有混合间距及混合大小的至少一者；在所述多个MTJ的各者上方形成向上凹入的顶部电极通路；及在所述多个MTJ上方形成第N+M金属层。
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公开(公告)号：CN106876423B
公开(公告)日：2019-12-10
申请号：CN201610861304.6
申请日：2016-09-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 亚历克斯·卡尔尼茨基 , 庄学理 , 黄胜煌 , 江典蔚
Abstract: 本发明的实施例提供了一种半导体结构，包括：衬底；具有位于衬底上方的栅极和至少部分地位于衬底中的掺杂区域的晶体管区域；在晶体管区域上方的第一金属层；以及位于晶体管区域和第一金属层之间的磁性隧道结(MTJ)。本发明提供了一种用于制造半导体结构的方法，包括：在衬底上方形成晶体管区域，晶体管区域包括栅极和掺杂区域；在晶体管区域上方形成磁性隧道结(MTJ)，磁性隧道结电连接至晶体管区域；在MTJ上方形成第一金属层，第一金属层电连接至MTJ和晶体管区域。本发明的实施例还提供了一种制造半导体结构的方法。
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公开(公告)号：CN109755270A
公开(公告)日：2019-05-14
申请号：CN201811324752.8
申请日：2018-11-08
Applicant: 台湾积体电路制造股份有限公司
Inventor： 亚历山大·克尔尼斯基 , 黄胜煌 , 庄学理 , 蔡俊佑 , 王宏烵
IPC: H01L27/22
Abstract: 本揭露提供一种半导体结构及用于制造半导体结构的方法。所述方法包含：形成第N金属层；在所述第N金属层上方形成多个磁性隧道结MTJ，所述多个MTJ具有混合间距及混合大小的至少一者；在所述多个MTJ的各者上方形成向上凹入的顶部电极通路；及在所述多个MTJ上方形成第N+M金属层。
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公开(公告)号：CN113314562B
公开(公告)日：2024-12-24
申请号：CN202110216409.7
申请日：2021-02-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及具有延伸的上部电极的磁阻随机存取存储器(MRAM)单元及其形成方法。在一些实施例中，MRAM单元具有布置在导电下部电极上方的磁性隧道结(MTJ)。两个保护层依次围绕MTJ的侧壁。两个保护层彼此之间具有蚀刻选择性。本申请的实施例还涉及集成电路和形成集成电路的方法。
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Patent Agency Ranking
公开(公告)号：CN115884660A
公开(公告)日：2023-03-31
申请号：CN202210820904.3
申请日：2022-07-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了半导体器件及其形成方法。公开了用于磁阻随机存取存储器(MRAM)的图案化磁隧道结(MTJ)的改进方法以及由其形成的半导体器件。在一个实施例中，一种方法包括：在半导体衬底上方沉积底部电极层；在底部电极层上方沉积MTJ膜堆叠件；在MTJ膜堆叠件上方沉积顶部电极层；图案化顶部电极层；实施第一蚀刻工艺，以图案化MTJ膜堆叠件；在MTJ膜堆叠件上实施第一修整工艺；在实施第一修整工艺之后，在MTJ堆叠件上方沉积第一间隔件层；以及在沉积第一间隔件层之后，实施第二蚀刻工艺，以图案化第一间隔件层、MTJ膜堆叠件、和底部电极层，以形成MRAM单元。
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公开(公告)号：CN110544705B
公开(公告)日：2022-04-19
申请号：CN201910119753.7
申请日：2019-02-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一些实施例涉及包括磁阻式随机存取存储器(MRAM)单元的集成电路及其制造方法。集成电路包括下金属层和设置在下金属层上方的上金属层。底电极设置在下金属层上方并且与下金属层电接触。磁隧道结(MTJ)设置在底电极的上表面上方。顶电极设置在MTJ的上表面上方，并且与上金属层接触。侧壁间隔件围绕顶电极的外周。蚀刻停止层设置在间隔件顶面的外周的顶部上并且围绕上金属层的底面的外周。蚀刻停止层悬于间隔件顶面的外周之上。
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公开(公告)号：CN112750857A
公开(公告)日：2021-05-04
申请号：CN202011185795.X
申请日：2020-10-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及形成集成芯片的方法。该方法包括在衬底上方形成存储器器件以及在该存储器器件上方形成蚀刻停止层。层间介电(ILD)层形成在蚀刻停止层上方并且横向地围绕存储器器件。执行一个或多个图案化工艺以限定从ILD层的顶部延伸的第一沟槽以暴露蚀刻停止层的上表面。执行去除工艺以去除蚀刻停止层的暴露部分。在执行去除工艺之后，在互连沟槽内形成导电材料。本发明的实施例还涉及集成芯片。
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公开(公告)号：CN107565016A
公开(公告)日：2018-01-09
申请号：CN201710463431.5
申请日：2017-06-19
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L27/222 , H01L43/02 , H01L43/08 , H01L43/12
Abstract: 提供了一种用于制造半导体存储器件的方法。该方法包括：蚀刻半导体存储器件的第一区域以暴露第一覆盖层；在第一覆盖层上形成第二覆盖层；蚀刻第一覆盖层的部分和第二覆盖层的部分以形成到达第一金属线的第一沟槽；以及在第一沟槽中形成第二金属线以接触第一金属线。本发明实施例涉及半导体存储器件及其制造方法。
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公开(公告)号：CN102412257B
公开(公告)日：2015-07-01
申请号：CN201110049461.4
申请日：2011-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22
CPC classification number: H01L43/12 , G11C11/161 , G11C11/1657 , G11C11/1675 , G11C19/0808 , H01L27/228 , H01L43/08
Abstract: 本发明提供一种半导体存储器元件及其制法，包括：一第一铁磁性层磁性固定且位于一基板的一第一区域中；一第二铁磁性层近似于第一铁磁性层，以及一阻挡层介于第一铁磁性层与第二铁磁性层的第一部分之间。第二铁磁性层包括一第一部分为磁性自由且位于第一区域中；一第二部分磁性固定于一第一方向且位于基板的一第二区域中，其中第二区域从一第一侧边与第一区域接触；以及一第三部分磁性固定于一第二方向且位于基板的一第三区域中，其中第三区域从一第二侧边与第一区域接触。本发明可降低写入电流而不会劣化(degrading)磁阻(magnetoresistance，MR)及/或热稳定性。
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