公开(公告)号：CN112764712B

公开(公告)日：2022-10-04

申请号：CN202110042301.0

申请日：2021-01-13

申请人： 合肥工业大学

发明人： 梁华国 ,  盛勇侠 ,  汤宇新 ,  方宝 ,  蒋翠云 ,  易茂祥 ,  黄正峰 ,  鲁迎春

IPC分类号： G06F7/533

摘要： 本发明提出了一种高性能近似Booth乘法器及计算方法，该近似Booth乘法器包括：部分积生成模块、近似压缩树模块和进位加法器模块；部分积生成模块是由Booth编码器构成，乘数的每相邻三位与被乘数的每一位通过Booth编码器编码得到对应的部分积；近似压缩树模块包括精确化简单元和近似化简单元，精确化简单元用于部分积压缩树的高有效位，近似化简单元用于部分积压缩树的低有效位；进位加法器模块用于化简近似压缩树模块输出信号得到所求的二进制结果。本发明的精确度相对较高，同时本发明在面积、延时和功耗方面极大地节省Booth乘法器的硬件开销。

公开(公告)号：CN112764712A

公开(公告)日：2021-05-07

申请号：CN202110042301.0

申请日：2021-01-13

申请人： 合肥工业大学

发明人： 梁华国 ,  盛勇侠 ,  汤宇新 ,  方宝 ,  蒋翠云 ,  易茂祥 ,  黄正峰 ,  鲁迎春

IPC分类号： G06F7/533

摘要： 本发明提出了一种高性能近似Booth乘法器及计算方法，该近似Booth乘法器包括：部分积生成模块、近似压缩树模块和进位加法器模块；部分积生成模块是由Booth编码器构成，乘数的每相邻三位与被乘数的每一位通过Booth编码器编码得到对应的部分积；近似压缩树模块包括精确化简单元和近似化简单元，精确化简单元用于部分积压缩树的高有效位，近似化简单元用于部分积压缩树的低有效位；进位加法器模块用于化简近似压缩树模块输出信号得到所求的二进制结果。本发明的精确度相对较高，同时本发明在面积、延时和功耗方面极大地节省Booth乘法器的硬件开销。

公开(公告)号：CN111966323A

公开(公告)日：2020-11-20

申请号：CN202010833454.2

申请日：2020-08-18

申请人： 合肥工业大学

发明人： 梁华国 ,  李丹青 ,  方宝 ,  盛勇侠 ,  蒋翠云 ,  易茂祥 ,  黄正峰 ,  鲁迎春 ,  戚昊琛

IPC分类号： G06F7/52

摘要： 本发明提出了一种基于无偏压缩器的近似乘法器及计算方法，该近似乘法器包括：部分积产生模块、部分积压缩化简模块和进位加法器模块；部分积产生模块是由n×n个与门构成的与门阵列，乘数的每一位与被乘数的每一位进行与操作得到对应的部分积；部分积压缩化简模块包括精确压缩单元和近似压缩单元，精确压缩单元用于部分积压缩树的高有效位，近似压缩单元用于部分积压缩树的地有效位；进位加法器模块用于化简部分积压缩化简模块输出信号得到所求的二进制结果。本发明具有比较高的精确度，同时本发明极大地减少乘法器的硬件开销，如面积、延时和功耗。

公开(公告)号：CN111221499B

公开(公告)日：2022-04-26

申请号：CN201911130135.9

申请日：2019-11-18

申请人： 合肥工业大学

发明人： 梁华国 ,  方宝 ,  盛勇侠 ,  鲁迎春 ,  黄正峰 ,  易茂祥 ,  蒋翠云

IPC分类号： G06F7/523

摘要： 本发明提出了一种基于近似6‑2和4‑2压缩器的近似乘法器及计算方法，该近似乘法器包括部分积生成模块、部分积树形压缩模块和进位加法器模块；部分积生成模块为一个与门阵列，乘数和被乘数的每一位通过与操作得到相应的部分积；所述部分积树形压缩模块包括精确压缩单元、近似压缩单元和截断单元；进位传播加法器用于精确压缩单元和近似压缩单元的输出信号相加得到的输出信号和截断单元的输出信号组合得到结果。本发明能极大地减少乘法器的面积开销，延时与功耗，从而提高乘法器的性能并降低能耗。

公开(公告)号：CN111221499A

公开(公告)日：2020-06-02

申请号：CN201911130135.9

申请日：2019-11-18

申请人： 合肥工业大学

发明人： 梁华国 ,  方宝 ,  盛勇侠 ,  鲁迎春 ,  黄正峰 ,  易茂祥 ,  蒋翠云

IPC分类号： G06F7/523

摘要： 本发明提出了一种基于近似6-2和4-2压缩器的近似乘法器及计算方法，该近似乘法器包括部分积生成模块、部分积树形压缩模块和进位加法器模块；部分积生成模块为一个与门阵列，乘数和被乘数的每一位通过与操作得到相应的部分积；所述部分积树形压缩模块包括精确压缩单元、近似压缩单元和截断单元；进位传播加法器用于精确压缩单元和近似压缩单元的输出信号相加得到的输出信号和截断单元的输出信号组合得到结果。本发明能极大地减少乘法器的面积开销，延时与功耗，从而提高乘法器的性能并降低能耗。

公开(公告)号：CN111966323B

公开(公告)日：2022-09-13

申请号：CN202010833454.2

申请日：2020-08-18

申请人： 合肥工业大学

发明人： 梁华国 ,  李丹青 ,  方宝 ,  盛勇侠 ,  蒋翠云 ,  易茂祥 ,  黄正峰 ,  鲁迎春 ,  戚昊琛

IPC分类号： G06F7/52

摘要： 本发明提出了一种基于无偏压缩器的近似乘法器及计算方法，该近似乘法器包括：部分积产生模块、部分积压缩化简模块和进位加法器模块；部分积产生模块是由n×n个与门构成的与门阵列，乘数的每一位与被乘数的每一位进行与操作得到对应的部分积；部分积压缩化简模块包括精确压缩单元和近似压缩单元，精确压缩单元用于部分积压缩树的高有效位，近似压缩单元用于部分积压缩树的地有效位；进位加法器模块用于化简部分积压缩化简模块输出信号得到所求的二进制结果。本发明具有比较高的精确度，同时本发明极大地减少乘法器的硬件开销，如面积、延时和功耗。