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公开(公告)号：CN105824696B
公开(公告)日：2019-07-05
申请号：CN201610157123.5
申请日：2016-03-18
申请人： 同济大学
摘要： 本发明涉及一种具有定时中断功能的处理器装置，该处理器装置包括内部层次、中间层次和顶层，内部层次为处理器内核，包括特殊目标寄存器、用以逐级处理指令的译码和执行流水线以及用以控制流水线运行的旁路模块和流水线暂停模块；中间层次包括处理器核以及分别与处理器核连接的外设接口和存储器，所述的处理器核内还设有中断模块和定时器，所述的定时器分别与中断模块和特殊目标寄存器连接，所述的中断模块与处理器内核连接；顶层包括调试接口、总线和直接存储访问模块，所述的调试接口与处理器核连接，所述的直接存储访问模块分别与总线和存储器连接，所述的总线与处理器核连接。与现有技术相比，本发明具有效率高、响应快等优点。
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公开(公告)号：CN105844040A
公开(公告)日：2016-08-10
申请号：CN201610196292.X
申请日：2016-03-31
申请人： 同济大学
摘要： 本发明涉及一种支持多模式乘加器的数据运算方法，用于支持多种单指令多数据流模式的乘法器中，实现32位、16位、8位的实复数乘加运算，该方法包括以下步骤：(1)向向量乘加器输入被乘数A、乘数B及加数C；(2)根据不同的单指令多数据流模式，生成源操作数AR、BR、CR、AI、BI及CI；(3)将源操作数AR、BR及CR作为实部乘加器的输入进行实数乘加运算，将源操作数AI、BI及CI作为虚部乘加器的输入进行复数乘加运算；(4)向量乘加器输出运算结果。与现有技术相比，本发明具有节省硬件资源等优点。
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公开(公告)号：CN105824601A
公开(公告)日：2016-08-03
申请号：CN201610196520.3
申请日：2016-03-31
申请人： 同济大学
IPC分类号： G06F7/523
CPC分类号： G06F7/523
摘要： 本发明涉及一种支持多模式乘法器的部分积复用方法，用于支持三种单指令多数据流模式的有符号乘法器中，实现一个32位、两个16位或四个8位乘法运算，该方法包括以下步骤：(1)将操作数通过Booth?4编码生成32位原部分积；(2)对原部分积进行符号扩展生成扩展部分积；(3)通过选择器对扩展部分积进行组合，生成36位最终部分积。与现有技术相比，本发明具有节省硬件资源等优点。
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公开(公告)号：CN105786758B
公开(公告)日：2019-12-03
申请号：CN201610108865.9
申请日：2016-02-26
申请人： 同济大学
IPC分类号： G06F15/78
摘要： 本发明涉及一种具有数据缓存功能的处理器装置。该处理器装置包括处理器内核(1)、数据存储模块和数据缓存模块(4)，所述的数据缓存模块(4)设置于处理器内核(1)和数据存储模块之间，该数据缓存模块(4)缓存处理器内核(1)产生并发送至数据存储模块的数据信息(21)，所述的数据缓存模块(4)包括数据缓存控制单元(22)和与之连接的数据缓存队列，该数据缓存队列包括依次排列的多个数据元素，每个数据元素对应一个数据的数据信息(21)。与现有技术相比，本发明具有结构简单、能够大大提高处理器装置运行效率等优点。
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公开(公告)号：CN105844040B
公开(公告)日：2019-01-25
申请号：CN201610196292.X
申请日：2016-03-31
申请人： 同济大学
摘要： 本发明涉及一种支持多模式乘加器的数据运算方法，用于支持多种单指令多数据流模式的乘法器中，实现32位、16位、8位的实复数乘加运算，该方法包括以下步骤：(1)向向量乘加器输入被乘数A、乘数B及加数C；(2)根据不同的单指令多数据流模式，生成源操作数AR、BR、CR、AI、BI及CI；(3)将源操作数AR、BR及CR作为实部乘加器的输入进行实数乘加运算，将源操作数AI、BI及CI作为虚部乘加器的输入进行复数乘加运算；(4)向量乘加器输出运算结果。与现有技术相比，本发明具有节省硬件资源等优点。
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公开(公告)号：CN105824696A
公开(公告)日：2016-08-03
申请号：CN201610157123.5
申请日：2016-03-18
申请人： 同济大学
摘要： 本发明涉及一种具有定时中断功能的处理器装置，该处理器装置包括内部层次、中间层次和顶层，内部层次为处理器内核，包括特殊目标寄存器、用以逐级处理指令的译码和执行流水线以及用以控制流水线运行的旁路模块和流水线暂停模块；中间层次包括处理器核以及分别与处理器核连接的外设接口和存储器，所述的处理器核内还设有中断模块和定时器，所述的定时器分别与中断模块和特殊目标寄存器连接，所述的中断模块与处理器内核连接；顶层包括调试接口、总线和直接存储访问模块，所述的调试接口与处理器核连接，所述的直接存储访问模块分别与总线和存储器连接，所述的总线与处理器核连接。与现有技术相比，本发明具有效率高、响应快等优点。
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公开(公告)号：CN105786758A
公开(公告)日：2016-07-20
申请号：CN201610108865.9
申请日：2016-02-26
申请人： 同济大学
IPC分类号： G06F15/78
摘要： 本发明涉及一种具有数据缓存功能的处理器装置及其数据读写方法。该处理器装置包括处理器内核(1)、数据存储模块和数据缓存模块(4)，所述的数据缓存模块(4)设置于处理器内核(1)和数据存储模块之间，该数据缓存模块(4)缓存处理器内核(1)产生并发送至数据存储模块的数据信息(21)，所述的数据缓存模块(4)包括数据缓存控制单元(22)和与之连接的数据缓存队列，该数据缓存队列包括依次排列的多个数据元素，每个数据元素对应一个数据的数据信息(21)。与现有技术相比，本发明具有结构简单、能够大大提高处理器装置运行效率等优点。
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