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公开(公告)号：CN106415818B
公开(公告)日：2019-06-25
申请号：CN201580030527.1
申请日：2015-06-12
申请人： 哉英电子股份有限公司
IPC分类号： H01L21/822 , H01L27/04
摘要： 半导体装置具有：串联连接的第1电路(1)及第2电路(2)；第1端子(T1)，其对第1电路(1)的第1电源线(DL1)提供第1电位；第2端子(T2)，其对第2电路(2)的第2电源线(DL2)提供第2电位；第3端子(T3)，其与第1电路(1)的信号传输线连接；以及保护电路，其与第3端子(T3)连接，在第3端子(T3)的电位相比于第(1)阈值升高的情况下，从第3端子(T3)向第4端子(T4)释放电流。第1电源线(DL1)和第2电源线(DL2)相分离，而且第4端子(T4)不与第1电源线(DL1)直接连接而与引线电连接。
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公开(公告)号：CN110535463B
公开(公告)日：2024-05-14
申请号：CN201910423385.5
申请日：2019-05-21
申请人： 哉英电子股份有限公司
IPC分类号： H03L7/099
摘要： 本发明提供PLL电路。一个实施方式的PLL电路具有用于能够更加适当地设定LC‑VCO的FV特性的构造。该PLL电路(1)具有电压控制振荡器、相位比较器、电荷泵、环路滤波器、设定电压控制振荡器的FV特性的FV特性调整部。电压控制振荡器具有表示控制信号与频率之间的关系的FV特性，依照该FV特性输出与供给的控制信号对应的频率的振荡信号。相位比较器检测输入信号与来自电压控制振荡器的控制信号的相位差。电荷泵输出与相位差对应地增减的修正电压值。环路滤波器输出与修正电压值的变动对应地增减的控制电压值。FV特性调整部根据修正电压值的平均值，生成FV特性控制信号。
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公开(公告)号：CN110535463A
公开(公告)日：2019-12-03
申请号：CN201910423385.5
申请日：2019-05-21
申请人： 哉英电子股份有限公司
IPC分类号： H03L7/099
摘要： 本发明提供PLL电路。一个实施方式的PLL电路具有用于能够更加适当地设定LC-VCO的FV特性的构造。该PLL电路(1)具有电压控制振荡器、相位比较器、电荷泵、环路滤波器、设定电压控制振荡器的FV特性的FV特性调整部。电压控制振荡器具有表示控制信号与频率之间的关系的FV特性，依照该FV特性输出与供给的控制信号对应的频率的振荡信号。相位比较器检测输入信号与来自电压控制振荡器的控制信号的相位差。电荷泵输出与相位差对应地增减的修正电压值。环路滤波器输出与修正电压值的变动对应地增减的控制电压值。FV特性调整部根据修正电压值的平均值，生成FV特性控制信号。
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公开(公告)号：CN110233621B
公开(公告)日：2024-09-24
申请号：CN201910159317.2
申请日：2019-03-04
申请人： 哉英电子股份有限公司
摘要： 提供PLL电路及CDR装置。PLL电路具有相位比较器、电荷泵(20)、环路滤波器(30)、压控振荡器(40)、分频器以及相位补偿部(70)。环路滤波器30包含电阻器(31)、第1电容元件(32)以及第2电容元件(33)。相位补偿部(70)与电荷泵(20)并列地设置，对开环传递函数赋予微分项。相位补偿部(70)包含输入从相位比较器输出的相位差信号的缓冲器(71)、以及设置在缓冲器(71)的输出端与环路滤波器(30)的输入端之间的第3电容元件(72)。
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公开(公告)号：CN118176666A
公开(公告)日：2024-06-11
申请号：CN202280072938.7
申请日：2022-11-07
申请人： 哉英电子股份有限公司
摘要： 相位插值电路(1)的电流控制部(10)具备具有共同结构的M个切片电路(60B0～60BM－1)。各切片电路(60Bm)包括选择器(61)、PMOS晶体管(62)、NMOS晶体管(63)、PMOS晶体管(64)、NMOS晶体管(65)、第1待机电压设置电路(70)和第2待机电压设置电路(80)。第1待机电压设置电路(70)具有经由根据来自选择器(61)的输出信号而设定导通/截止的开关来连接第1节点N1和电压源的结构，在开关为导通状态时，通过辅助性地对第1节点N1的寄生电容进行充放电来将第1节点N1设置为待机电压。
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公开(公告)号：CN117595892A
公开(公告)日：2024-02-23
申请号：CN202310974924.0
申请日：2023-08-03
申请人： 哉英电子股份有限公司
摘要： 本发明提供收发装置及双向通信系统。双向通信系统(1)具备经由传输路径(30)进行双向通信的收发装置(10)及收发装置(20)。收发装置(20)具备驱动器(21)、滤波器(22)、接收器(23)以及控制部(24)。接收器(23)对通过滤波器(22)后输出的训练模式信号进行频率锁定而恢复时钟信号，并将该恢复时钟信号向控制部(24)输出。控制部(24)输入从接收器(23)输出的恢复时钟信号，基于该恢复时钟信号的频率信息，控制滤波器(22)的截止频率，并且控制驱动器(21)的动作。
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公开(公告)号：CN115145345A
公开(公告)日：2022-10-04
申请号：CN202210322784.4
申请日：2022-03-30
申请人： 哉英电子股份有限公司
IPC分类号： G05F1/567
摘要： 本发明提供基准电流源。基准电流源(SCS)具备：参照电流路径(P0)，其包含在第一固定电位(VDD)与第二固定电位(GND)之间串联连接的第一晶体管(M1)、第二晶体管(M2)及第一电阻(R1)，第一晶体管(M1)和第二晶体管(M2)都是二极管连接的晶体管；第一输出电流路径(P1)，其包含具有与第二晶体管(M2)的栅极连接的栅极且与第二晶体管(M2)一起构成电流镜的第三晶体管(M3)、以及介于第三晶体管(M3)与第一固定电位(VDD)之间的第二电阻(R2)；第二输出电流路径(P2)，其具备被提供第一输出电流路径(P1)中的第三晶体管(M3)与第二电阻(R2)之间的第三节点(N3)的电位、且流过基准电流(Is)的电压电流转换电路(40)。
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公开(公告)号：CN110784177A
公开(公告)日：2020-02-11
申请号：CN201910664822.2
申请日：2019-07-23
申请人： 哉英电子股份有限公司
发明人： 久保俊一
摘要： 提供电压控制振荡器、PLL电路和CDR装置，能够抑制由于可变电容元件的漏电流引起的性能恶化。电压控制振荡器(40A)具有第1电容电路(41A)、第2电容电路(42A)、第3电容电路(43)、电感器(44、45)和NMOS晶体管(46、47)。第1电容电路(41A)和第2电容电路(42A)分别包含可变电容元件(C1)、电容元件(C2)、检测电路(48)和补偿电路(49)。可变电容元件(C1)设置在节点(N1)与节点(N2)之间。可变电容元件(C1)的电容值取决于节点(N1)与节点(N2)之间的电压值。检测电路(48)对节点(N2)施加偏置电压值(Vbias)，并且检测流过可变电容元件(C1)的漏电流的量。补偿电路(49)使根据检测电路(48)的检测结果对可变电容元件(C1)的漏电流进行补偿的电流在节点(N1)中流过。
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公开(公告)号：CN106165299A
公开(公告)日：2016-11-23
申请号：CN201580016757.2
申请日：2015-03-11
申请人： 哉英电子股份有限公司
摘要： 接收装置(20)具有电压控制振荡器(22)、采样部(23)、控制电压生成部(24)、异常检测部(25)以及控制电压保持部(26)。控制电压保持部(26)保持从控制电压生成部(24)输出的控制电压Vc的值，在异常检测部(25)检测到数字信号的异常时，对电压控制振荡器(22)赋予检测到该异常前所保持的控制电压。
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公开(公告)号：CN107251473B
公开(公告)日：2020-07-10
申请号：CN201780000685.1
申请日：2017-01-06
申请人： 哉英电子股份有限公司
摘要： 串行化装置(1)具有第1锁存部(11)、第2锁存部(12)、转换部(13)、分频部(14)、负载信号生成部(15)、相位差检测部(16)、复位指示部(17)，能够通过简单的结构尽早降低比特错误率。相位差检测部(16)检测施加给第1锁存部(11)的第1时钟(CLK1)与施加给第2锁存部(12)的第3时钟(CLK3)之间的相位差，在该相位差不在目标范围内的情况下，复位指示部(17)将复位指示信号(RSTn)输出到分频部(14)。
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