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公开(公告)号：CN1787376A
公开(公告)日：2006-06-14
申请号：CN200510129408.X
申请日：2005-12-07
申请人： 奥特拉股份有限公司
IPC分类号： H03K19/173 , H03K19/0175
CPC分类号： H03K19/17744
摘要： 提供了用于改进可编程集成电路上的差分输入/输出(IO)电路的信号时序特性的技术。差分缓存器接收加在差分输入引脚上的差分信号。差分缓存器的输出信号被传送至位于可编程逻辑元件的两个相邻行/列中的两个硬IO译码器块。每个IO译码器块具有接收差分缓存器的输出信号的数据输入寄存器。位于两个相邻IO译码器块中的数据输入寄存器支持双倍时钟技术。本发明的IO译码器块具有减小的建立时间、保持时间、以及与软DDIO块相关的采样窗，并对芯片面积的影响最小。
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公开(公告)号：CN1787376B
公开(公告)日：2010-10-27
申请号：CN200510129408.X
申请日：2005-12-07
申请人： 奥特拉股份有限公司
IPC分类号： H03K19/173 , H03K19/0175
CPC分类号： H03K19/17744
摘要： 提供了用于改进可编程集成电路上的差分输入/输出(IO)电路的信号时序特性的技术。差分缓存器接收加在差分输入引脚上的差分信号。差分缓存器的输出信号被传送至位于可编程逻辑元件的两个相邻行/列中的两个硬IO译码器块。每个IO译码器块具有接收差分缓存器的输出信号的数据输入寄存器。位于两个相邻IO译码器块中的数据输入寄存器支持双倍时钟技术。本发明的IO译码器块具有减小的建立时间、保持时间、以及与软DDIO块相关的采样窗，并对芯片面积的影响最小。
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公开(公告)号：CN1815628B
公开(公告)日：2010-10-27
申请号：CN200510128761.6
申请日：2005-12-02
申请人： 奥特拉股份有限公司
IPC分类号： G11C16/02 , G11C16/06 , H03K19/173 , H01L21/82
CPC分类号： G06F15/7867 , H03K19/17732 , H03K19/1776 , H03K19/17768 , H03K19/17772 , H03K19/17776
摘要： 提供了用于将易失性和非易失性可编程逻辑组合入一个集成电路(IC)的技术。IC被分成两部分。第一可编程逻辑块由片载非易失性存储器中存储的比特配置。第二可编程逻辑块由非片载存储器中存储的比特配置。IC上IO存储体的功能在IC的两个逻辑块之间被多路复用。在可配置第二块中的可编程逻辑的一小部分时间中第一块中的可编程逻辑被配置且完全功能化。第一块中的可编程逻辑可配置足够块并具有足够的独立性，以帮助第二块的配置。非易失性存储器还可向用户设计提供安全特点，诸如加密。
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公开(公告)号：CN1815628A
公开(公告)日：2006-08-09
申请号：CN200510128761.6
申请日：2005-12-02
申请人： 奥特拉股份有限公司
IPC分类号： G11C16/02 , G11C16/06 , H03K19/173 , H01L21/82
CPC分类号： G06F15/7867 , H03K19/17732 , H03K19/1776 , H03K19/17768 , H03K19/17772 , H03K19/17776
摘要： 提供了用于将易失性和非易失性可编程逻辑组合入一个集成电路(IC)的技术。IC被分成两部分。第一可编程逻辑块由片载非易失性存储器中存储的比特配置。第二可编程逻辑块由非片载存储器中存储的比特配置。IC上IO存储体的功能在IC的两个逻辑块之间被多路复用。在可配置第二块中的可编程逻辑的一小部分时间中第一块中的可编程逻辑被配置且完全功能化。第一块中的可编程逻辑可配置足够块并具有足够的独立性，以帮助第二块的配置。非易失性存储器还可向用户设计提供安全特点，诸如加密。
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