公开(公告)号：CN115549678A

公开(公告)日：2022-12-30

申请号：CN202211091510.5

申请日：2022-09-07

申请人： 宁波奥拉半导体股份有限公司

发明人： 斯里纳特·斯里达兰 ,  安基·塞瑟 ,  拉贾·普拉布·J ,  普瓦·乔杜里 ,  桑迪普·萨西 ,  阿卡什·古普塔 ,  吉瓦巴拉蒂·G

IPC分类号： H03L7/23 ,  H03L7/10

摘要： 根据本发明的各个方面提供了锁相环(PLL)和时钟同步系统。该锁相环被实施为具有另一个(第二)锁相环来替代受控振荡器。当输出时钟的频率需要已知的频率变化时，除了改变锁相环(第一锁相环)的配置之外，还改变第二锁相环的配置以使输出时钟的频率快速改变。在各种实施例中，通过改变第二锁相环的反馈分频器的除数、第二锁相环中的预分频器中的除数、在第二锁相环中使用的压控振荡器的控制电压以及第二锁相环中的任何其它用户控制点来改变第二锁相环的配置。

公开(公告)号：CN116318059A

公开(公告)日：2023-06-23

申请号：CN202211105943.1

申请日：2022-09-07

申请人： 宁波奥拉半导体股份有限公司

发明人： 拉贾·普拉布·J ,  安基·塞瑟 ,  斯里纳特·斯里达兰 ,  拉凯什·库马尔·古普塔 ,  尼特什·奈杜 ,  希瓦姆·阿格拉瓦尔 ,  吉瓦巴拉蒂·G ,  普瓦·乔杜里

IPC分类号： H03K3/02 ,  H03L7/199 ,  H03L7/089

摘要： 本发明的实施例公开了一种用于产生分频信号的方法和一种时钟产生电路。在本发明的实施例中，时钟产生电路产生多个分频信号，每个分频信号都满足各自的期望偏移，该期望偏移可能被来自外部源的规范指定。锁相环(PLL)用于产生频率为参考时钟的频率的期望倍数的PLL输出。时钟产生电路为每个分频信号接收相应的期望时间偏移。