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公开(公告)号：CN114724629A
公开(公告)日：2022-07-08
申请号：CN202210405901.3
申请日：2022-04-18
Applicant: 安徽大学 , 中国电子科技集团公司第三十八研究所
Abstract: 本发明提供物种特异性蛋白质翻译后修饰位点预测方法及系统包括：通过数据预处理获取翻译后修饰位点及差异物种训练样本；构建出序列特征提取网络并设置分类器及领域类别判别器；语义对抗策略处理所述差异物种训练样样本，以得到样本配对组；使用所述人类翻译后修饰样本训练所述序列特征提取网络及分类器，根据所述样本配对组训练领域类别判别器，以区分输入样本对的组别信息，交替训练序列特征提取网络和领域类别判别器，以使所述序列特征提取网络、所述分类器及所述领域类别判别器学习到领域不变性判别特征空间；评估深度神经网络的性能。解决了预测方式低效、昂贵、耗时、拟合以及预测精度低的技术问题。
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公开(公告)号：CN104298628B
公开(公告)日：2017-12-29
申请号：CN201410519692.0
申请日：2014-09-30
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 一种用于并发访问的数据存储器仲裁电路，包括：—用于连接外设通道请求接口的外设DMA通道一级仲裁模块，以固定优先级仲裁策略将请求同一存储器BLOCK的通道按从高优先级到低优先级排列；—用于连接本地访存通道和核间访存通道的访存通道一级仲裁模块；—用于连接外设DMA通道一级仲裁模块和访存通道一级仲裁模块的外设DMA通道与访存通道的二级仲裁模块；—原子操作指令保护模块，为每个存储器BLOCK设置原子操作保护标志位。本发明孩提供了一种用于并发访问的数据存储器的仲裁方法。本发明的优点在于：为多路外设DMA通道和多路访存通道并发请求多端口数据存储器提供了有效的仲裁策略，支持访存通道原子类型的请求，可以及时响应高优先级通道请求。
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公开(公告)号：CN106227684A
公开(公告)日：2016-12-14
申请号：CN201610627640.4
申请日：2016-08-03
Applicant: 中国电子科技集团公司第三十八研究所
CPC classification number: G06F13/1631 , G06F9/3867 , G06F9/3887 , G06F13/18
Abstract: 本发明涉及一种高性能DSP访存流水线，包括：访存地址计算模块，用于根据访存指令形式产生多个有效地址；访存地址冲突解决模块，用于判断多个地址的存储器访问冲突及确定地址发射排序；访存请求发送模块；访存请求接收模块；核间访存请求发送模块，用于检测核间访存请求，并将其发送出去；读访存数据回收模块，用于拼接发生冲突的多个读地址在多周期后返回的数据；读访存数据输出模块，用于输出读访存数据。本发明以流水线形式实现数据SRAM的读写；流水线深度较短，仅为５级，即单指令执行需要５个时钟周期；核间访存指令发送与接收模块可以实现两个DSP内核的紧耦合；访存地址冲突解决方案可以实现最大的数据吞吐效率。
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公开(公告)号：CN104298628A
公开(公告)日：2015-01-21
申请号：CN201410519692.0
申请日：2014-09-30
Applicant: 中国电子科技集团公司第三十八研究所
CPC classification number: G06F13/1605 , G06F13/34
Abstract: 一种用于并发访问的数据存储器仲裁电路，包括：—用于连接外设通道请求接口的外设DMA通道一级仲裁模块，以固定优先级仲裁策略将请求同一存储器BLOCK的通道按从高优先级到低优先级排列；—用于连接本地访存通道和核间访存通道的访存通道一级仲裁模块；—用于连接外设DMA通道一级仲裁模块和访存通道一级仲裁模块的外设DMA通道与访存通道的二级仲裁模块；—原子操作指令保护模块，为每个存储器BLOCK设置原子操作保护标志位。本发明孩提供了一种用于并发访问的数据存储器的仲裁方法。本发明的优点在于：为多路外设DMA通道和多路访存通道并发请求多端口数据存储器提供了有效的仲裁策略，支持访存通道原子类型的请求，可以及时响应高优先级通道请求。
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公开(公告)号：CN106227684B
公开(公告)日：2019-06-04
申请号：CN201610627640.4
申请日：2016-08-03
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 本发明涉及一种高性能DSP访存流水线，包括：访存地址计算模块，用于根据访存指令形式产生多个有效地址；访存地址冲突解决模块，用于判断多个地址的存储器访问冲突及确定地址发射排序；访存请求发送模块；访存请求接收模块；核间访存请求发送模块，用于检测核间访存请求，并将其发送出去；读访存数据回收模块，用于拼接发生冲突的多个读地址在多周期后返回的数据；读访存数据输出模块，用于输出读访存数据。本发明以流水线形式实现数据SRAM的读写；流水线深度较短，仅为５级，即单指令执行需要５个时钟周期；核间访存指令发送与接收模块可以实现两个DSP内核的紧耦合；访存地址冲突解决方案可以实现最大的数据吞吐效率。
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Patent Agency Ranking
公开(公告)号：CN104572519A
公开(公告)日：2015-04-29
申请号：CN201410801564.5
申请日：2014-12-22
Applicant: 中国电子科技集团公司第三十八研究所
CPC classification number: G06F13/18
Abstract: 本发明涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本发明还公开了一种用于多处理器的多端口访存控制器的控制方法。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
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公开(公告)号：CN109062661B
公开(公告)日：2021-10-26
申请号：CN201810748560.3
申请日：2018-07-10
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 本发明涉及一种在线仿真调试器的多通道仲裁电路，包括：多通道采集单元，用于采集内核和外设的trace事件，对每个trace事件按照事件的属性、性质、来源进行分类，以表征当前采集的trace事件类型；交叉开关，完成多通道采集单元通道和主缓冲区通道的多对一或一对一的选通；主缓冲区，用于缓冲各通道的trace数据；多路选择器，完成主缓冲区通道到输出通道的多对一选通；仲裁器，完成主缓冲区的通道队列调度，完成多路选择器的通道选择仲裁。本发明还公开了一种在线仿真调试器的多通道仲裁电路的调度方法。本方法将有效控制缓冲数据丢失，改变穷尽式服务方式，让各通道均能得到仲裁响应，进一步降低缓冲溢出风险，减少数据丢失次数。
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公开(公告)号：CN109062661A
公开(公告)日：2018-12-21
申请号：CN201810748560.3
申请日：2018-07-10
Applicant: 中国电子科技集团公司第三十八研究所
CPC classification number: G06F9/45504 , G06F5/06 , G06F9/5038 , G06F9/544 , G06F2209/5021
Abstract: 本发明涉及一种在线仿真调试器的多通道仲裁电路，包括：多通道采集单元，用于采集内核和外设的trace事件，对每个trace事件按照事件的属性、性质、来源进行分类，以表征当前采集的trace事件类型；交叉开关，完成多通道采集单元通道和主缓冲区通道的多对一或一对一的选通；主缓冲区，用于缓冲各通道的trace数据；多路选择器，完成主缓冲区通道到输出通道的多对一选通；仲裁器，完成主缓冲区的通道队列调度，完成多路选择器的通道选择仲裁。本发明还公开了一种在线仿真调试器的多通道仲裁电路的调度方法。本方法将有效控制缓冲数据丢失，改变穷尽式服务方式，让各通道均能得到仲裁响应，进一步降低缓冲溢出风险，减少数据丢失次数。
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公开(公告)号：CN104572519B
公开(公告)日：2017-06-27
申请号：CN201410801564.5
申请日：2014-12-22
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 本发明涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本发明还公开了一种用于多处理器的多端口访存控制器的控制方法。本发明为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
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公开(公告)号：CN204390229U
公开(公告)日：2015-06-10
申请号：CN201420817545.7
申请日：2014-12-22
Applicant: 中国电子科技集团公司第三十八研究所
Abstract: 本实用新型涉及一种用于多处理器的多端口访存控制器，包括指令通道，其输入端分别与多处理器的外设DMA通道、内核DMA通道的输出端相连，其输出端与仲裁模块的输入端相连，仲裁模块的输出端与存储器阵列的输入端相连，存储器阵列的输出端与数据通道的输入端相连，数据通道的输出端分别与多处理器的外设DMA通道、内核DMA通道的输入端相连。本实用新型为多路DMA通道并发请求提供了有效的响应机制，兼顾请求响应的实时性和存储器带宽充分利用的特点，能够提高访存数据的吞吐率，减小因为地址冲突所造成的等待时间。
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