公开(公告)号：CN101123123B

公开(公告)日：2012-03-07

申请号：CN200710152640.4

申请日：2007-08-06

申请人： 富士通半导体股份有限公司

发明人： 大西康弘 ,  三代俊哉

IPC分类号： G11C29/42

CPC分类号： G06F11/1048

摘要： 在存储单元阵列中的数据存储单元阵列和奇偶校验存储单元阵列具有能与多种ECC码长对应的结构。根据该多种ECC码长，构造由写数据产生奇偶校验的输入侧奇偶校验产生电路、由读数据产生奇偶校验的输出侧奇偶校验产生电路和由读奇偶校验位和产生的奇偶校验位产生表示错误位的缺陷状况位的缺陷状况产生电路，以便能够转换。

公开(公告)号：CN101452739B

公开(公告)日：2011-01-19

申请号：CN200910002208.6

申请日：2003-02-20

申请人： 富士通半导体股份有限公司

发明人： 中村俊和 ,  江渡聪 ,  三代俊哉

IPC分类号： G11C7/22 ,  G11C11/4076 ,  G11C11/406

CPC分类号： G11C11/40603 ,  G11C7/22 ,  G11C11/401 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4076 ,  G11C29/02 ,  G11C29/022 ,  G11C29/028 ,  G11C29/50012 ,  G11C2207/2281 ,  G11C2211/4061

摘要： 一种半导体存储器。该半导体存储器包括：存储器内核，其具有存储单元；定时器，其从接收到外部访问信号开始测量预定时间，并且在经过所述预定时间之后输出访问请求信号，所述外部访问信号用于使所述存储器内核执行读取操作，所述访问请求信号用于使所述存储器内核进行操作；禁止端子，其接收用于禁止所述定时器测量所述预定时间的禁止信号；以及开始信号输出电路，其在提供所述禁止信号的同时响应于接收所述外部访问信号而强制输出所述访问请求信号，其中，所述预定时间比内核操作时间长，该内核操作时间是所述存储器内核执行单个操作所花费的时间。