公开(公告)号：CN101641778A

公开(公告)日：2010-02-03

申请号：CN200780052411.3

申请日：2007-03-30

Applicant: 富士通微电子株式会社

Inventor： 中井聪 ,  须贺真人 ,  小仓寿典

IPC: H01L21/8238 ,  H01L27/092 ,  H01L27/08 ,  H01L29/78

Abstract: 一种半导体集成电路装置，包括半导体基板和形成在所述半导体基板上的多个半导体元件，其中，所述多个半导体元件包括n沟道MOS晶体管和p沟道MOS晶体管，所述n沟道MOS晶体管被拉伸应力膜覆盖，所述p沟道MOS晶体管被压缩应力膜覆盖，在所述半导体基板表面形成有虚设区域，所述虚设区域的整个面由所述拉伸应力膜和所述压缩应力膜中的某个膜构成。

公开(公告)号：CN101471344A

公开(公告)日：2009-07-01

申请号：CN200810189535.2

申请日：2008-12-29

Applicant: 富士通微电子株式会社

Inventor： 三谷纯一 ,  中井聪 ,  藤田和司

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/823456 ,  H01L21/823412 ,  H01L27/0207 ,  H01L27/088 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体器件及其制造方法和设计方法。其中该半导体器件具有：第一导电类型的第一和第二有源区，设置于半导体衬底上；第二导电类型的第三和第四有源区，设置于半导体衬底上，第二和第四有源区的尺寸分别大于第一和第三有源区的尺寸；第一导电图案，设置为与第一有源区相邻并且具有第一宽度；第二导电图案，设置为与第二有源区相邻并且具有大于第一宽度的第二宽度；第三导电图案，设置为与第三有源区相邻并且具有第三宽度；以及第四导电图案，设置为与第四有源区相邻并且具有小于第三宽度的第四宽度。本发明通过根据设计SD宽度来校正栅极长度、通过控制在STI结构与有源区之间的高度差来更改栅极长度，从而减小晶体管特性的差异。