公开(公告)号：CN1530962B

公开(公告)日：2010-06-02

申请号：CN200410029435.5

申请日：2004-03-17

Applicant: 富士通微电子株式会社

Inventor： 森郁 ,  森胜宏 ,  山田伸一 ,  川畑邦范 ,  伊藤成真

IPC: G11C11/406

Abstract: 本发明提供了一种在驱动移位寄存器的控制信号时具有低功耗的半导体存储器件。该器件包含多个存储单元阵列，每一个都由预定数量行的存储单元组成。每个单元阵列都耦合一组移位寄存器，第n组移位寄存器根据给出的控制信号依次激活字线选择信号，从而刷新第n单元阵列的对应字线。每个单元阵列上还耦合了一个移位寄存器控制器。在第n单元阵列被刷新时，第n移位寄存器控制器向第n组移位寄存器提供控制信号。当对这个单元阵列的刷新完成时，第n移位寄存器控制器将控制信号转发到第(n+1)组移位寄存器，从而启动对第(n+1)组单元阵列的刷新操作。

公开(公告)号：CN100520964C

公开(公告)日：2009-07-29

申请号：CN200480042349.6

申请日：2004-03-11

Applicant: 富士通微电子株式会社

Inventor： 川畑邦范 ,  大塚修三

IPC: G11C11/406

CPC classification number: G11C11/40622 ,  G11C8/18 ,  G11C11/406

Abstract: 本发明提供一种半导体存储器。使局部区域包括沿一个方向配置的存储块中的两端的存储块。由于用于使两端的存储块动作的控制电路的一部分不被其它的存储块共用，所以将控制电路与存储块连接的开关电路可始终设定在导通状态。无需对开关电路的导通/截止控制，所以因两端的存储块的存取而引起的功耗小于其它存储块。因此，通过使局部区域包括两端的存储块，能够削减局部刷新模式中的功耗(待机电流)。

公开(公告)号：CN100594552C

公开(公告)日：2010-03-17

申请号：CN200610087024.0

申请日：2006-06-12

Applicant: 富士通微电子株式会社

Inventor： 江渡聪 ,  川畑邦范 ,  三代俊哉 ,  芹泽裕司

IPC: G11C7/10

CPC classification number: G11C7/20 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/225

Abstract: 本发明公开了一种用于与时钟同步地输入和输出数据的半导体存储器，其包括：时钟接收单元，用于接收所述时钟；以及命令接收单元，用于最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收。

公开(公告)号：CN1926633B

公开(公告)日：2010-08-25

申请号：CN200480042360.2

申请日：2004-03-11

Applicant: 富士通微电子株式会社

Inventor： 川畑邦范 ,  大塚修三

IPC: G11C11/403

CPC classification number: G11C11/40615 ,  G11C7/12 ,  G11C11/406 ,  G11C11/4094 ,  G11C2211/4067

Abstract: 向将位线连接到预充电电压线上的nMOS晶体管(预充电电路)的栅极提供位线复位信号。将位线复位信号的高电平电压在刷新操作之后的预充电操作过程中保持为第一电压，在存取操作之后的预充电操作过程中保持为第二电压。因此，在刷新操作之后的预充电操作过程中不使用第二电压，从而减小了第二电压的生成电路的消耗电流。特别是能够减小连续产生内部刷新请求的待机期间中的消耗电流(待机电流)。

公开(公告)号：CN100490018C

公开(公告)日：2009-05-20

申请号：CN03825070.5

申请日：2003-04-23

Applicant: 富士通微电子株式会社

Inventor： 菊竹阳 ,  伊藤成真 ,  川畑邦范

IPC: G11C29/00

CPC classification number: G11C29/787 ,  G11C17/18 ,  G11C29/789

Abstract: 一种半导体存储装置，其特征在于，包括用于对第一地址进行冗余的多个第一熔丝锁存电路、用于对第二地址进行冗余的多个第二熔丝锁存电路、以及用于使多个第二熔丝锁存电路无效的无效电路，与多个第一熔丝锁存电路对应的多个第一熔丝位置并不相互相邻，而是由与多个第二熔丝锁存电路对应的第二熔丝位置介于其间。