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公开(公告)号：CN101452738B
公开(公告)日：2010-10-13
申请号：CN200910002207.1
申请日：2003-02-20
Applicant: 富士通微电子株式会社
IPC: G11C7/22 , G11C11/4076 , G11C11/406
CPC classification number: G11C11/40603 , G11C7/22 , G11C11/401 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C29/02 , G11C29/022 , G11C29/028 , G11C29/50012 , G11C2207/2281 , G11C2211/4061
Abstract: 一种半导体存储器。该半导体存储器包括：存储器内核；定时器，其从接收到外部访问信号开始测量预定时间，并且在经过所述预定时间之后输出访问请求信号，其中所述预定时间比内核操作时间长；边沿检测电路，其在检测到外部访问信号的转换边沿时输出转换测得信号，其中定时器响应于转换测得信号开始测量所述预定时间；重置电路，其与转换测得信号同步地产生用于重置定时器的重置信号；以及设置电路，其与转换测得信号同步地产生设置信号，该设置信号具有从产生重置信号开始的延迟，该设置信号启动定时器，其中重置电路响应于从定时器输出的访问请求信号产生重置信号。
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公开(公告)号：CN101047025B
公开(公告)日：2010-04-21
申请号：CN200610098563.4
申请日：2006-07-06
Applicant: 富士通微电子株式会社
Inventor： 江渡聪
IPC: G11C11/401 , G11C11/406
CPC classification number: G11C11/406 , G11C11/40603 , G11C11/40618
Abstract: 本发明公开了一种降低刷新命令请求发生频率的动态半导体存储器及其刷新控制方法。动态半导体存储器具有多个存储器块和存储器核心。每个存储器块具有读取放大器，并且存储器核心由位于连接到读取放大器的多条位线和多条字线的交叉处的存储器单元形成。通过选中每条字线并利用读取放大器同时激活连接到被选中的字线的存储器单元，使存储器块被顺序刷新。该动态半导体存储器具有输出第一内部刷新候选地址的第一刷新计数器和输出与第一内部刷新候选地址不同的第二内部刷新候选地址的第二刷新计数器。当外部访问的地址与第一内部刷新候选地址重合时，从第二内部刷新候选地址开始执行刷新操作。
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公开(公告)号：CN100530440C
公开(公告)日：2009-08-19
申请号：CN200610142094.1
申请日：2002-05-22
Applicant: 富士通微电子株式会社
IPC: G11C29/36
Abstract: 逻辑芯片和被此逻辑芯片存取的存储芯片安装在同一封装中。在第一测试方式下逻辑芯片的模式发生器运行以便为存储芯片产生内部测试模式。模式选择器在第一测试方式下选择从模式发生器输出的内部测试模式，在第二测试方式下选择通过测试终端提供的外部测试模式，并把所选择的测试模式输出到存储芯片。根据方式选择信号，使用在逻辑芯片中产生的内部测试模式(第一测试模式)或者从外部提供的外部测试模式(第二测试模式)，安装在封装中的存储芯片得到测试。
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公开(公告)号：CN101261877B
公开(公告)日：2010-07-28
申请号：CN200810092503.0
申请日：2003-02-20
Applicant: 富士通微电子株式会社
IPC: G11C11/406 , G11C11/4076 , G11C7/22
CPC classification number: G11C11/40603 , G11C7/22 , G11C11/401 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C29/02 , G11C29/022 , G11C29/028 , G11C29/50012 , G11C2207/2281 , G11C2211/4061
Abstract: 本发明涉及一种半导体存储器。该半导体存储器包括：存储器内核；刷新控制电路；子状态机，发出刷新许可、读取许可和写入许可；以及主状态机，根据所述刷新许可、读取许可和写入许可分别使存储器内核执行刷新操作、读取操作和写入操作。子状态机具有：就绪状态，是在没有提供读取命令时子状态机所转换到的状态；保留状态，是子状态机响应于读取命令从就绪状态转换到的、并在该转换后预定时间内发出读取许可的状态。主状态机具有：空闲状态，在该状态下，使存储器内核处于不工作状态；读取状态，在该状态下，使存储器内核执行读取操作；写入状态，在该状态下，使存储器内核执行写入操作；以及刷新状态，在该状态下，使存储器内核执行刷新操作。
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公开(公告)号：CN100594552C
公开(公告)日：2010-03-17
申请号：CN200610087024.0
申请日：2006-06-12
Applicant: 富士通微电子株式会社
IPC: G11C7/10
CPC classification number: G11C7/20 , G11C7/1072 , G11C7/22 , G11C7/225
Abstract: 本发明公开了一种用于与时钟同步地输入和输出数据的半导体存储器，其包括：时钟接收单元，用于接收所述时钟；以及命令接收单元，用于最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收。
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Patent Agency Ranking
公开(公告)号：CN100555446C
公开(公告)日：2009-10-28
申请号：CN03157580.3
申请日：2003-09-24
Applicant: 富士通微电子株式会社
IPC: G11C11/401 , G11C5/06 , H01L27/108
CPC classification number: H01L27/0207 , H01L27/10811 , H01L27/10882 , H01L27/112 , H01L27/11253 , H01L27/1126
Abstract: 一种双单元型半导体存储器件，其中的芯片面积可以被减小。在用于将数据作为互补信息存储在至少一对存储单元中的双单元型半导体存储器件中，存储单元按照位线被设置的间隔布置在多个字线上。至少存储了互补信息并且代表多个各自连接到一对位线上的区域的一对存储单元形成一个双单元。
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公开(公告)号：CN1771565B
公开(公告)日：2010-05-05
申请号：CN03826473.0
申请日：2003-08-18
Applicant: 富士通微电子株式会社
Inventor： 江渡聪
IPC: G11C29/00 , G11C11/401
CPC classification number: G11C11/4076 , G11C7/1006 , G11C11/406 , G11C11/40603 , G11C11/40615 , G11C11/40618 , G11C29/52 , G11C2207/104 , G11C2211/4061 , G11C2211/4062 , G11C2211/4067
Abstract: 数据添加电路将要从刷新块读取的多种类型期望数据分别添加到从其它块读取的数据，以产生多个读数据串。纠错电路检测每个读数据串的错误，并且将错误检测结果中最可靠的结果设置为真。纠错电路基于真错误检测结果对要从刷新块读取的数据进行解码。而且，纠错电路纠正对应于真错误检测结果的读数据串的错误。从而，在不延长读周期时间的条件下，可以隐藏刷新操作，并且同时可以纠正错误。通过纠正从时间保持特性很差的存储器单元读取的数据错误，可以延长刷新请求间隔，进而可以降低待机期间的功耗。
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公开(公告)号：CN101452738A
公开(公告)日：2009-06-10
申请号：CN200910002207.1
申请日：2003-02-20
Applicant: 富士通微电子株式会社
IPC: G11C7/22 , G11C11/4076 , G11C11/406
CPC classification number: G11C11/40603 , G11C7/22 , G11C11/401 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C29/02 , G11C29/022 , G11C29/028 , G11C29/50012 , G11C2207/2281 , G11C2211/4061
Abstract: 一种半导体存储器。该半导体存储器包括：存储器内核；定时器，其从接收到外部访问信号开始测量预定时间，并且在经过所述预定时间之后输出访问请求信号，其中所述预定时间比内核操作时间长；边沿检测电路，其在检测到外部访问信号的转换边沿时输出转换测得信号，其中定时器响应于转换测得信号开始测量所述预定时间；重置电路，其与转换测得信号同步地产生用于重置定时器的重置信号；以及设置电路，其与转换测得信号同步地产生设置信号，该设置信号具有从产生重置信号开始的延迟，该设置信号启动定时器，其中重置电路响应于从定时器输出的访问请求信号产生重置信号。
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公开(公告)号：CN100520962C
公开(公告)日：2009-07-29
申请号：CN03814798.X
申请日：2003-02-20
Applicant: 富士通微电子株式会社
IPC: G11C11/401
CPC classification number: G11C11/40603 , G11C7/22 , G11C11/401 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C29/02 , G11C29/022 , G11C29/028 , G11C29/50012 , G11C2207/2281 , G11C2211/4061
Abstract: 本发明涉及一种半导体存储器。所述半导体存储器包括：具有存储单元的存储器内核；定时器，从接收到外部访问信号开始的预定时间之后输出访问请求信号；刷新请求电路，输出用于刷新存储单元的刷新请求；刷新保持电路，保持刷新请求；以及刷新屏蔽电路，在存储器内核不在进行操作或者定时器不在测量所述预定时间时，输出刷新请求作为刷新开始信号，并且在存储器内核正在进行操作或者定时器正在测量所述预定时间时，禁止输出刷新开始信号，并响应于下一个外部访问信号输出禁止输出的所述刷新开始信号，其中所述预定时间比内核操作时间长。
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公开(公告)号：CN101452739A
公开(公告)日：2009-06-10
申请号：CN200910002208.6
申请日：2003-02-20
Applicant: 富士通微电子株式会社
IPC: G11C7/22 , G11C11/4076 , G11C11/406
CPC classification number: G11C11/40603 , G11C7/22 , G11C11/401 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C29/02 , G11C29/022 , G11C29/028 , G11C29/50012 , G11C2207/2281 , G11C2211/4061
Abstract: 一种半导体存储器。该半导体存储器包括：存储器内核，其具有存储单元；定时器，其从接收到外部访问信号开始测量预定时间，并且在经过所述预定时间之后输出访问请求信号，所述外部访问信号用于使所述存储器内核执行读取操作，所述访问请求信号用于使所述存储器内核进行操作；禁止端子，其接收用于禁止所述定时器测量所述预定时间的禁止信号；以及开始信号输出电路，其在提供所述禁止信号的同时响应于接收所述外部访问信号而强制输出所述访问请求信号，其中，所述预定时间比内核操作时间长，该内核操作时间是所述存储器内核执行单个操作所花费的时间。
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