公开(公告)号：CN101116185B

公开(公告)日：2010-04-21

申请号：CN200580047720.2

申请日：2005-03-01

Applicant: 富士通微电子株式会社

Inventor： 菊池秀明 ,  永井孝一

IPC: H01L27/105 ,  H01L21/3205

CPC classification number: H01L27/11507 ,  H01L21/76834 ,  H01L27/11502 ,  H01L28/57 ,  H01L28/65

Abstract: 在半导体基板的上方形成具有铁电膜(10a)的铁电电容器之后，形成直接连接在铁电电容器的电极(9a、11a)上的布线(17)。然后，形成覆盖布线(17)的氧化硅膜(18)。但是，作为氧化硅膜(18)而形成如下膜，该膜在成膜时对铁电电容器的损伤程度低于或等于氧化铝膜在成膜时对铁电电容器的损伤程度，而且该膜的易加工程度高于氧化铝膜的易加工程度。

公开(公告)号：CN100555606C

公开(公告)日：2009-10-28

申请号：CN200580051740.7

申请日：2005-09-30

Applicant: 富士通微电子株式会社

Inventor： 菊池秀明 ,  永井孝一

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L28/40 ,  H01L21/76814 ,  H01L21/76826 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76897 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65 ,  H01L2924/3011

Abstract: 本发明提供一种能够将金属布线和导电插塞良好地进行电连接的半导体器件及其制造方法。半导体器件的制造方法包括：在硅衬底30上形成第一绝缘膜45的工序；在第一绝缘膜45上形成电容器Q的工序；形成覆盖电容器Q的第二绝缘膜55的工序；在第二绝缘膜55上形成金属布线65的工序；形成第一电容器保护绝缘膜66的工序，该第一电容器保护绝缘膜覆盖金属布线65和第二绝缘膜55；在金属布线65的旁边形成绝缘侧壁67a的工序；在绝缘侧壁67a上形成第三绝缘膜68的工序；以绝缘侧壁67a的蚀刻速度比第三绝缘膜68的蚀刻速度慢的条件蚀刻第三绝缘膜68，以此形成孔74a的工序；在孔74a内形成导电插塞77的工序。