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公开(公告)号：CN116072535A
公开(公告)日：2023-05-05
申请号：CN202310055946.7
申请日：2023-01-18
IPC分类号： H01L21/308 , H01L21/027
摘要： 本申请涉及半导体技术领域，特别是涉及一种沟槽的制备方法。一种沟槽的制备方法包括：提供基底，基底包括待第一刻蚀区；在基底上形成光刻胶层，光刻胶层覆盖基底的上表面；在光刻胶层对应第一待刻蚀区的位置设置Sbar标记，Sbar标记的宽度小于第一待刻蚀区的宽度；对Sbar标记及光刻胶层进行光刻，以得到图形化光刻胶层，图形化光刻胶层对应第一待刻蚀区的位置内形成有第一开口，第一开口内对应Sbar标记的位置具有预设厚度的残留光刻胶层；基于图形化光刻胶层对基底进行刻蚀，以于基底内形成第一沟槽，第一沟槽的底部呈阶梯状。本方法通过在光刻胶层对应第一待刻蚀区的位置设置Sbar标记，达到了同一个沟槽内产生不同的刻蚀深度。
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公开(公告)号：CN115951555A
公开(公告)日：2023-04-11
申请号：CN202310056099.6
申请日：2023-01-18
摘要： 本申请涉及半导体光刻工艺领域，特别是涉及一种图形边界缺陷处理方法包括：获取待处理图形，待处理图形包括器件单元图形及背面图形，器件单元图形内及至少部分背面图形内具有Sbar标记；选取具有Sbar标记的背面图形及与选取的背面图形临接的器件单元图形；选取的背面图形及器件单元图形位于相邻的不同图层；将选取的背面图形提至与选取的器件单元图形位于同一图层，以得到待修正图形；自所述待修正图形中筛选出与设计规则相违背的Sbar标记并进行修正。本方法可有效检查出全耗尽型绝缘体上硅FDSOI因背面层次结构引起的缺陷，在光罩制作之前就把问题解决，从而节省开发资源与时间。避免了层次结构错误而检查不出来造成晶圆上的缺陷。
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公开(公告)号：CN113075866B
公开(公告)日：2022-09-30
申请号：CN202110306814.8
申请日：2021-03-23
IPC分类号： G03F7/20
摘要： 本发明涉及半导体技术领域,公开了一种半导体器件制造方法，通过在将电路曝光到光罩的过程中，利用EDA工具来识别待曝光电路在刻蚀时容易产生断线的部分，并在待曝光电路中容易产生断线的部分所在的区域添加辅助图形后，再将第一次待曝光电路以及在第一次待曝光电路容易产生断线的部分所在的区域中添加的辅助图形同时曝光到光罩上，可以提升电路图像在光刻时的分辨率，进而确保待曝光电路可以完整的曝光到光罩上。
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公开(公告)号：CN113031388A
公开(公告)日：2021-06-25
申请号：CN202110218077.6
申请日：2021-02-26
摘要： 本申请涉及集成电路设计领域，具体涉及一种光学邻近效应修正中散射条的嵌入方法，包括以下步骤：获取集成电路上主图形的数据；根据所述数据依次插入虚拟图形以及散射条；根据所述散射条的长度和宽度筛选出产生多余图形的散射条；将筛选出的所述散射条截断成若干散射条段；执行光学邻近效应修正的步骤。通过将产生多余图形的散射条进行截断，大大降低了多余图形的曝出率，同时还提高了主图形的分辨率，提高了产品的良率。
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公开(公告)号：CN114114825A
公开(公告)日：2022-03-01
申请号：CN202210096861.9
申请日：2022-01-27
摘要： 本发明公开了一种掩模版优化方法及晶体管栅极制作工艺方法，该方法基于OPC修正模型实现，其特征在于，掩模版优化步骤包括：提供一目标版图；基于目标版图获取待成型的掩模版图型，掩模版图型包括栅极图型；判断栅极图型的宽度尺寸是否符合预先设定的阈值，若是，则进入下一步骤；获取辅助图型，将辅助图型作为预补值，基于预补值构建OPC修正模型；通过OPC修正模型对交界区域的栅极图型进行自动修正，获得优化掩模版。
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公开(公告)号：CN114114825B
公开(公告)日：2022-04-15
申请号：CN202210096861.9
申请日：2022-01-27
摘要： 本发明公开了一种掩模版优化方法及晶体管栅极制作工艺方法，该方法基于OPC修正模型实现，其特征在于，掩模版优化步骤包括：提供一目标版图；基于目标版图获取待成型的掩模版图型，掩模版图型包括栅极图型；判断栅极图型的宽度尺寸是否符合预先设定的阈值，若是，则进入下一步骤；获取辅助图型，将辅助图型作为预补值，基于预补值构建OPC修正模型；通过OPC修正模型对交界区域的栅极图型进行自动修正，获得优化掩模版。
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公开(公告)号：CN113075866A
公开(公告)日：2021-07-06
申请号：CN202110306814.8
申请日：2021-03-23
IPC分类号： G03F7/20
摘要： 本发明涉及半导体技术领域,公开了一种半导体器件制造方法，通过在将电路曝光到光罩的过程中，利用EDA工具来识别待曝光电路在刻蚀时容易产生断线的部分，并在待曝光电路中容易产生断线的部分所在的区域添加辅助图形后，再将第一次待曝光电路以及在第一次待曝光电路容易产生断线的部分所在的区域中添加的辅助图形同时曝光到光罩上，可以提升电路图像在光刻时的分辨率，进而确保待曝光电路可以完整的曝光到光罩上。
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公开(公告)号：CN114217504A
公开(公告)日：2022-03-22
申请号：CN202210033172.3
申请日：2022-01-12
摘要： 本发明公开了一种掩模版优化方法，其可避免掩模版图型产生桥连现场，可确保光刻效果、提升产品良品率，掩模版优化方法基于OPC修正模型实现，该方法包括：提供一目标版图；采用OPC修正模型对目标版图上的初始图型进行优化，获得优化掩模版；OPC修正模型基于第一修正模型、第二修正模型和初始图型建立，第一修正图型为用于对初始图型进行修正的初始修正图型，第二修正图型的结构根据相邻初始图型之间的最小间距设定，且第二修正图型用于对需要更换的第一修正图型进行再次修正。
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公开(公告)号：CN113093470A
公开(公告)日：2021-07-09
申请号：CN202110211492.9
申请日：2021-02-25
摘要： 本申请涉及集成电路设计领域，具体涉及一种基于平面型全耗尽绝缘体上硅器件的图形解析能力的提升方法，包括以下步骤：获取集成电路上主图形的数据；根据所述数据插入虚拟图形；根据预定的规则筛选出容易产生圆角的图形；在筛选图形的至少部分边角处插入散射条；根据所述数据插入散射条；执行光学邻近效应修正的步骤。通过在容易产生圆角图形的边角处插入散射条，大大降低了图形的圆角化，从而提高了主图形的分辨率以及图形解析能力，提高了产品的良率。
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