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公开(公告)号：CN114553576A
公开(公告)日：2022-05-27
申请号：CN202210189482.4
申请日：2022-02-28
摘要： 本申请提供了一种权限管理方法、装置、系统及介质，该方法包括：判断待登入系统人员信息是否包含在预设可登入系统名单中，若是，则允许待登入系统人员登入系统。由于本申请建立了预设可登入系统名单，可以根据该名单判断是否允许待登入系统人员登入系统，符合要求的人员无需输入密码即可登入系统进行管理等操作，从而避免了传统的输入密码登入系统可能带来的密码泄露等安全问题。
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公开(公告)号：CN114546332A
公开(公告)日：2022-05-27
申请号：CN202210046432.0
申请日：2022-01-13
IPC分类号： G06F7/544
摘要： 本发明涉及一种存内计算单元、模块和系统。存内计算单元包括存储阵列，包含多个呈N行N列排布的存储单元，位于第i行第j列的存储单元记为Si,j；位于同一列的存储单元中的数据值相同；存储阵列用于存储N比特的第一数据；N条字线，字线用于输入N比特的第二数据；位于同一行存储单元的控制端经由同一条字线依次串接；M个位线组，第k组位线记为位线组BLk，M等于2N‑1；其中，当1≤k≤N时，位线组BLk具有k条位线，k条位线分别连接至和存储单元S1,k及存储单元Sk,1位于同一直线上的各存储单元的输出端；当N≤k≤M时，位线组BLk具有2N‑k条位线，2N‑k条位线分别连接至和存储单元Sk‑N+1,N及存储单元SN,k‑N+1位于同一直线上的各存储单元的输出端。
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公开(公告)号：CN114121678B
公开(公告)日：2022-04-29
申请号：CN202210096848.3
申请日：2022-01-27
IPC分类号： H01L21/336 , H01L29/78
摘要： 本发明涉及finfet技术领域,公开了一种finfet的制造方法，在实际使用时，本发明在衬底上制作完栅极多晶硅层以及使用清洗溶液清洗衬底的表面后，对栅极多晶硅层与Fin的接触拐角处进行蚀刻，降低栅极多晶硅层与Fin的接触拐角，进而避免栅极多晶硅层与Fin的接触拐角过大而导致制作完的finfet的栅极与Fin的接触拐角过大；又或者当去除掉衬底上的栅极多晶硅层后，通过先在栅极多晶硅层处制造一层填充层，然后再制作高介电层和栅极金属，可以降低finfet的栅极与Fin的接触拐角，进而避免finfet的栅极与Fin的接触拐角过大而影响finfet的交流性能，提高finfet的良品率。
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公开(公告)号：CN114388357A
公开(公告)日：2022-04-22
申请号：CN202210033145.6
申请日：2022-01-12
IPC分类号： H01L21/28
摘要： 本申请实施例公开了一种多尺寸金属栅极的制作方法及装置，该方法包括：基于多晶硅栅极工艺在衬底结构形成至少两个多晶硅栅极的栅极沟槽，栅极沟槽的原始尺寸大于金属栅极的目标尺寸，目标尺寸是用于填充金属填充物的尺寸；根据目标尺寸在栅极沟槽的内侧壁沉积薄膜层，薄膜层用于填充栅极沟槽，将至少两个栅极沟槽的原始尺寸缩减为目标尺寸，其中，不同的栅极沟槽对应不同的目标尺寸；向至少两个栅极沟槽填充金属填充物，形成目标尺寸的金属栅极。本申请提供的方法，无需生成不同尺寸的多晶硅金属栅极，且可以实现批量生产，提高多尺寸金属栅极的制作效率。
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公开(公告)号：CN114121647B
公开(公告)日：2022-04-22
申请号：CN202210077158.3
申请日：2022-01-24
IPC分类号： H01L21/3105 , C09K3/14 , B24B37/005 , B24B37/34 , B24B57/02
摘要： 本发明公开了一种提高化学机械研磨效率的方法，其可降低消耗，同时可减少研磨时间，提高研磨效率，该方法基于化学机械研磨设备实现，向化学机械研磨设备的研磨垫中分步添加研磨液、具有抑制作用的添加剂，通过分步添加的研磨液、研磨液与添加剂的混合液，对待研磨部件的不同介质层进行依次研磨，不同介质层包括至少两层：第一介质层、第二介质层，对待研磨部件进行依次研磨的步骤包括：S1、向研磨垫中添加研磨液，通过研磨液对第一介质层进行研磨，S2、第一介质层研磨完成时，向研磨垫中添加添加剂，使添加剂与研磨液混合，形成混合液，通过混合液对第二介质层进行研磨。
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公开(公告)号：CN114217504A
公开(公告)日：2022-03-22
申请号：CN202210033172.3
申请日：2022-01-12
摘要： 本发明公开了一种掩模版优化方法，其可避免掩模版图型产生桥连现场，可确保光刻效果、提升产品良品率，掩模版优化方法基于OPC修正模型实现，该方法包括：提供一目标版图；采用OPC修正模型对目标版图上的初始图型进行优化，获得优化掩模版；OPC修正模型基于第一修正模型、第二修正模型和初始图型建立，第一修正图型为用于对初始图型进行修正的初始修正图型，第二修正图型的结构根据相邻初始图型之间的最小间距设定，且第二修正图型用于对需要更换的第一修正图型进行再次修正。
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公开(公告)号：CN114121647A
公开(公告)日：2022-03-01
申请号：CN202210077158.3
申请日：2022-01-24
IPC分类号： H01L21/3105 , C09K3/14 , B24B37/005 , B24B37/34 , B24B57/02
摘要： 本发明公开了一种提高化学机械研磨效率的方法，其可降低消耗，同时可减少研磨时间，提高研磨效率，该方法基于化学机械研磨设备实现，向化学机械研磨设备的研磨垫中分步添加研磨液、具有抑制作用的添加剂，通过分步添加的研磨液、研磨液与添加剂的混合液，对待研磨部件的不同介质层进行依次研磨，不同介质层包括至少两层：第一介质层、第二介质层，对待研磨部件进行依次研磨的步骤包括：S1、向研磨垫中添加研磨液，通过研磨液对第一介质层进行研磨，S2、第一介质层研磨完成时，向研磨垫中添加添加剂，使添加剂与研磨液混合，形成混合液，通过混合液对第二介质层进行研磨。
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公开(公告)号：CN114121613A
公开(公告)日：2022-03-01
申请号：CN202210096866.1
申请日：2022-01-27
摘要： 本发明公开了一种改善FDSOI外延生长的薄膜工艺优化方法，其可减少栅极区与顶层硅相连接拐角处的残留薄膜，晶体管包括衬底，衬底上分布有主动区域、沟槽隔离区、栅极区，衬底包括N型硅衬底、P型硅衬底，主动区域上表面沉积第一层顶层硅，薄膜加工包括：在N型硅衬底、P型硅衬底上表面均沉积第一层薄膜，在P型硅衬底的第一层薄膜的上方设置掩膜版，对N型硅衬底上方的第一层薄膜进行刻蚀，在第一层顶层硅的表面沉积第二层顶层硅，在第二层顶层硅表面沉积第二层薄膜，刻蚀N型硅衬底上方的第二层薄膜，对第二层薄膜刻蚀后，在第二层顶层硅的外表面沉积第三层顶层硅，第一层顶层硅、第二层顶层硅、第三层顶层硅组合形成第一组合顶层硅。
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公开(公告)号：CN114078884A
公开(公告)日：2022-02-22
申请号：CN202210057637.9
申请日：2022-01-19
IPC分类号： H01L27/12 , H01L23/552 , H01L21/762
摘要： 本发明涉及半导体技术领域,公开了一种半导体器件及其制造方法，包括第一衬底和第二衬底，第一衬底用于制作RF器件，第二衬底的上表面设有氧化层，第二衬底在氧化层的下方设有离子层，第一衬底与氧化层键合，在实际使用时本发明的半导体器件由于氧化层下方的离子形成了大量的悬空键，当第二衬底与第一衬底键合后，由于悬空键的存在，离子层具有了富陷阱层类似的功能，离子层中的悬空键可以减少第二衬底中的电子在高频环境中的运动，进而避免产生杂讯电流，改善射频杂讯问题。
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公开(公告)号：CN114823403A
公开(公告)日：2022-07-29
申请号：CN202210226624.X
申请日：2022-03-07
IPC分类号： H01L21/66 , H01L23/544
摘要： 本发明涉及半导体技术领域,公开了一种降低芯片静态电压衰减的方法和系统，其中方法包括以下步骤，S1：获取芯片的电路布局图；S2：将芯片的电路布局图中的属性相同的金属层作为一个检测金属层组，属性相同是指检测金属层组的所有金属层输入或者输出同一个电信号；S3：在芯片的电路布局图中查找检测金属层组中的不同高度的两条金属层所产生的重叠区域；S4：判断检测金属层组中的不同高度的两条金属层在其产生的重叠区域处是否连接；在实际使用时，本发明通过判断电路布局图中的不同高度且属性相同的金属层是否在其重叠区域连接，来检查出芯片的电路布局图中的失联区域，进而强化芯片布局，提高芯片的电网密度，降低芯片金属层的整体压降。
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