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    电子器件
    2.
    发明公开
    电子器件 审中-实审

    公开(公告)号：CN116779591A

    公开(公告)日：2023-09-19

    申请号：CN202310256243.0

    申请日：2023-03-16

    申请人： 意法半导体(克洛尔2)公司

    发明人： F·阿布泽德 ,  P·罗彻

    IPC分类号： H01L23/538 ,  H01L25/16 ,  H01L21/768

    摘要： 本公开的实施例涉及电子器件。电子器件包括第一电子芯片、第二电子芯片和互连电路。第一电子芯片的第一表面的第一区域通过混合键合而被组装到互连电路的第三表面的第三区域。第二电子芯片的第二表面的第二区域被混合而被组装到互连电路的第三表面的第四区域。在该配置中，第一电子芯片通过互连电路而被电耦接到第二电子芯片。第一电子芯片的第一表面还包括第五区域，该第五区域不与互连电路接触。该第五区域包括连接焊盘，该连接焊盘通过连接元件电连接到安装有互连电路的连接衬底。

    超低电压数字电路的本体偏置
    3.
    发明公开
    超低电压数字电路的本体偏置 审中-实审

    公开(公告)号：CN110890886A

    公开(公告)日：2020-03-17

    申请号：CN201910853131.7

    申请日：2019-09-10

    申请人： 意法半导体(克洛尔2)公司

    发明人： G·莱勒门特 ,  F·阿布泽德

    IPC分类号： H03K19/0944

    摘要： 数字电路包括由逻辑门形成的逻辑电路。每个逻辑门包括p沟道MOSFET和n沟道MOSFET。本体偏置发生器电路将n本体偏置电压施加到p沟道MOSFET的n本体偏置节点，并且将p本体偏置电压施加到n沟道MOSFET的p本体偏置节点。本体偏置发生器电路操作以：在第一模式下，将地电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将正电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压；以及在第二模式下，将正电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将地电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压。

    电路
    4.
    实用新型
    电路 有权

    公开(公告)号：CN210780725U

    公开(公告)日：2020-06-16

    申请号：CN201921499922.6

    申请日：2019-09-10

    申请人： 意法半导体(克洛尔2)公司

    发明人： G·莱勒门特 ,  F·阿布泽德

    IPC分类号： H03K19/0944

    摘要： 本公开的实施例涉及超低电压数字电路的本体偏置。数字电路包括由逻辑门形成的逻辑电路。每个逻辑门包括p沟道MOSFET和n沟道MOSFET。本体偏置发生器电路将n本体偏置电压施加到p沟道MOSFET的n本体偏置节点，并且将p本体偏置电压施加到n沟道MOSFET的p本体偏置节点。本体偏置发生器电路操作以：在第一模式下，将地电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将正电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压；以及在第二模式下，将正电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将地电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压。

    电子器件
    6.
    实用新型
    电子器件 有权

    公开(公告)号：CN219658705U

    公开(公告)日：2023-09-08

    申请号：CN202320515573.2

    申请日：2023-03-16

    申请人： 意法半导体(克洛尔2)公司

    发明人： F·阿布泽德 ,  P·罗彻

    IPC分类号： H01L23/538 ,  H01L25/16 ,  H01L21/768

    摘要： 本公开的实施例涉及电子器件。电子器件包括第一电子芯片、第二电子芯片和互连电路。第一电子芯片的第一表面的第一区域通过混合键合而被组装到互连电路的第三表面的第三区域。第二电子芯片的第二表面的第二区域被混合而被组装到互连电路的第三表面的第四区域。在该配置中，第一电子芯片通过互连电路而被电耦接到第二电子芯片。第一电子芯片的第一表面还包括第五区域，该第五区域不与互连电路接触。该第五区域包括连接焊盘，该连接焊盘通过连接元件电连接到安装有互连电路的连接衬底。