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公开(公告)号：CN118282632A
公开(公告)日：2024-07-02
申请号：CN202311818971.2
申请日：2023-12-27
申请人： 意法半导体股份有限公司 , 意法半导体国际公司
IPC分类号： H04L9/08 , G06N3/0464 , G06N3/082
摘要： 一种硬件加速器包括功能电路和流引擎。接口耦合到多个流引擎。在操作中，接口对与数据流请求相关联的数据字执行流密码操作。对数据字执行流密码操作包括基于与多个流引擎中的流引擎相关联的加密ID和与数据字相关联的地址来生成掩码，并且将所生成的掩码与数据字进行异或。硬件加速器可以包括用于存储配置信息的配置寄存器，该配置信息指示与硬件加速器的功能电路和流引擎相关联的相应安全状态，该配置信息可以用于控制硬件加速器对操作的执行。
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公开(公告)号：CN118520916A
公开(公告)日：2024-08-20
申请号：CN202410169008.4
申请日：2024-02-06
申请人： 意法半导体国际公司
IPC分类号： G06N3/063 , G06N3/0464 , G06N3/045 , G06N5/04
摘要： 处理元件的可重配置的基于流传输的集群及其多模式使用。一种硬件加速器包括多个功能电路、流开关以及多个流引擎。流引擎经由流开关被耦合到功能电路，并且在操作中生成针对将数据流传输到功能电路以及流传输来自功能电路的数据的数据流传输请求。功能电路包括至少一个卷积集群，该至少一个卷积集群包括多个处理元件，多个处理元件经由可重配置的纵横开关被耦合在一起。可重配置的纵横开关被耦合到流开关，并且在操作中将数据流传输到处理集群的处理元件，流传输来自处理集群的处理元件的数据，并且在处理集群的处理元件之间流传输数据。
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公开(公告)号：CN118520915A
公开(公告)日：2024-08-20
申请号：CN202410168461.3
申请日：2024-02-06
申请人： 意法半导体国际公司
IPC分类号： G06N3/063 , G06N3/0464 , G06N3/045 , G06N5/04
摘要： 处理元件的可重配置的基于流传输的集群及其多模式使用。一种硬件加速器包括：神经网络的处理元件，每个处理元件具有存储器；流开关；经由流开关耦合到功能电路的流引擎，其中流引擎在操作中生成针对将数据流传输到多个功能电路中的功能电路以及流传输来自多个功能电路中的功能电路的数据的数据流传输请求；耦合到流引擎的第一系统总线接口；耦合到处理元件的第二系统总线接口；以及模式控制电路装置，其在操作中为多个处理元件设置操作的相应的模式。操作的模式包括：操作的计算模式，其中处理元件使用与处理元件相关联的存储器执行计算操作；以及操作的存储器模式，其中与处理元件相关联的存储器经由第二系统总线接口绕过流开关执行存储器操作。
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公开(公告)号：CN118734902A
公开(公告)日：2024-10-01
申请号：CN202410368353.0
申请日：2024-03-28
申请人： 意法半导体国际公司
IPC分类号： G06N3/0464 , G06N3/063 , G06N20/00
摘要： 本公开涉及包括本地存储设备单元的神经网络。神经网络包括内部存储设备单元。内部存储设备单元存储从神经网络外部的存储器接收的特征数据。内部存储设备单元将特征数据读取到神经网络的硬件加速器。内部存储设备单元调整特征数据的存储设备模式和特征数据的读取模式以提高硬件加速器的效率。
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公开(公告)号：CN118827593A
公开(公告)日：2024-10-22
申请号：CN202410460852.2
申请日：2024-04-17
申请人： 意法半导体国际公司
摘要： 本公开的实施例涉及具有用于共享I/O端口的虚拟通道的可配置流交换机。一种流交换机包括数据路由器、配置寄存器以及仲裁逻辑。数据路由器具有多个输入端口和多个输出端口，每个输入端口具有多个相关联的虚拟输入通道，每个输出端口具有多个相关联的虚拟输出通道。数据路由器将数据流从输入端口传输到多个输出端口中的一个或多个输出端口。配置寄存器存储与多个输出端口中的相应的输出端口的虚拟输出通道相关联的配置数据。所存储的配置数据标识与输出端口的虚拟输出通道相关联的源输入端口和虚拟输入通道ID。仲裁逻辑基于与输入端口的虚拟输入通道相关联的请求信号以及与虚拟输出通道相关联的配置数据来分配数据路由器的带宽。
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公开(公告)号：CN118278486A
公开(公告)日：2024-07-02
申请号：CN202311816463.0
申请日：2023-12-27
申请人： 意法半导体股份有限公司 , 意法半导体国际公司
IPC分类号： G06N3/082 , G06N3/0464
摘要： 一种系统包括主机处理器、存储器、硬件加速器和配置控制器。主机处理器在操作中控制多级处理任务的执行。存储器在操作中存储数据和配置信息。硬件加速器在操作中执行与多级处理任务的级相关联的操作。配置控制器耦合到主机处理器、硬件加速器和存储器。配置控制器例如在有限状态机的控制下执行配置操作的链表。链表由配置操作的定义集合中选择的配置操作组成。执行的配置操作的链表将硬件加速器的多个配置寄存器配置为控制与多级处理任务的级相关联的硬件加速器的操作。配置控制器可以经由高速数据总线从存储器中检索链表。
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公开(公告)号：CN118734914A
公开(公告)日：2024-10-01
申请号：CN202410350023.9
申请日：2024-03-26
申请人： 意法半导体国际公司
IPC分类号： G06N3/063 , G06N3/0464
摘要： 本公开涉及用于基于流的神经处理单元中实时处理链重配置的设备和方法。一种神经网络能够在不停止下游硬件加速器的情况下实时重配置硬件加速器。该神经网络将重配置标签插入特征数据流中。如果重配置标签与硬件加速器的标识匹配，则启动重配置过程。上游硬件加速器被暂停，而下游硬件加速器继续操作。轮次控制器经由总线重配置硬件加速器。然后神经网络的正常操作恢复。
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