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公开(公告)号：CN118282632A
公开(公告)日：2024-07-02
申请号：CN202311818971.2
申请日：2023-12-27
Applicant: 意法半导体股份有限公司 , 意法半导体国际公司
IPC: H04L9/08 , G06N3/0464 , G06N3/082
Abstract: 一种硬件加速器包括功能电路和流引擎。接口耦合到多个流引擎。在操作中，接口对与数据流请求相关联的数据字执行流密码操作。对数据字执行流密码操作包括基于与多个流引擎中的流引擎相关联的加密ID和与数据字相关联的地址来生成掩码，并且将所生成的掩码与数据字进行异或。硬件加速器可以包括用于存储配置信息的配置寄存器，该配置信息指示与硬件加速器的功能电路和流引擎相关联的相应安全状态，该配置信息可以用于控制硬件加速器对操作的执行。
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公开(公告)号：CN118278486A
公开(公告)日：2024-07-02
申请号：CN202311816463.0
申请日：2023-12-27
Applicant: 意法半导体股份有限公司 , 意法半导体国际公司
IPC: G06N3/082 , G06N3/0464
Abstract: 一种系统包括主机处理器、存储器、硬件加速器和配置控制器。主机处理器在操作中控制多级处理任务的执行。存储器在操作中存储数据和配置信息。硬件加速器在操作中执行与多级处理任务的级相关联的操作。配置控制器耦合到主机处理器、硬件加速器和存储器。配置控制器例如在有限状态机的控制下执行配置操作的链表。链表由配置操作的定义集合中选择的配置操作组成。执行的配置操作的链表将硬件加速器的多个配置寄存器配置为控制与多级处理任务的级相关联的硬件加速器的操作。配置控制器可以经由高速数据总线从存储器中检索链表。
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Patent Agency Ranking
公开(公告)号：CN118734914A
公开(公告)日：2024-10-01
申请号：CN202410350023.9
申请日：2024-03-26
Applicant: 意法半导体国际公司
IPC: G06N3/063 , G06N3/0464
Abstract: 本公开涉及用于基于流的神经处理单元中实时处理链重配置的设备和方法。一种神经网络能够在不停止下游硬件加速器的情况下实时重配置硬件加速器。该神经网络将重配置标签插入特征数据流中。如果重配置标签与硬件加速器的标识匹配，则启动重配置过程。上游硬件加速器被暂停，而下游硬件加速器继续操作。轮次控制器经由总线重配置硬件加速器。然后神经网络的正常操作恢复。
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公开(公告)号：CN108268941B
公开(公告)日：2022-05-31
申请号：CN201710911135.7
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
Abstract: 本公开涉及深度卷积网络异构架构。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。
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公开(公告)号：CN108268941A
公开(公告)日：2018-07-10
申请号：CN201710911135.7
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
CPC classification number: G06N3/063 , G06F9/44505 , G06F13/4022 , G06F15/7817 , G06F17/505 , G06F17/5054 , G06N3/04 , G06N3/0445 , G06N3/08
Abstract: 本公开涉及深度卷积网络异构架构。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。
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公开(公告)号：CN118098306A
公开(公告)日：2024-05-28
申请号：CN202311604001.2
申请日：2023-11-28
Applicant: 意法半导体股份有限公司
IPC: G11C11/408 , G11C11/4094
Abstract: 本公开涉及具有带符号计算权重数据的紧凑存储的存储器内计算系统。IMC电路包括以矩阵布置的存储单元。用于IMC操作的计算权重被存储在单元群组中。单元群组的每行包括正字线和负字线。单元群组的每列包括位线。IMC操作包括第一细化，其中分别根据系数数据的正/负号将字线信号施加到单元群组的正/负字线，其中正MAC在位线上输出。在第二细化中，分别根据系数数据的正/负号将字线信号施加到单元群组的负/正字线，其中负MAC在位线上输出。IMC操作结果是从正和负MAC操作之间的差异获得的。
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公开(公告)号：CN207440765U
公开(公告)日：2018-06-01
申请号：CN201721271902.4
申请日：2017-09-29
Applicant: 意法半导体股份有限公司 , 意法半导体国际有限公司
IPC: G06F15/78
CPC classification number: G06N3/063 , G06N3/0454
Abstract: 本公开涉及片上系统和移动计算设备。实施例针对实现深度卷积网络异构架构的片上系统(SoC)。SoC包括系统总线、耦合到系统总线的多个可寻址存储器阵列、耦合到系统总线的至少一个应用处理器核心以及耦合到系统总线的可配置的加速器框架。可配置的加速器框架是图像和深度卷积神经网络(DCNN)协同处理系统。SoC还包括耦合到系统总线的多个数字信号处理器(DSP)，其中多个DSP与可配置的加速器框架协调功能来执行DCNN。(ESM)同样的发明创造已同日申请发明专利
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