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公开(公告)号：CN108183877B
公开(公告)日：2021-04-13
申请号：CN201810025789.4
申请日：2018-01-11
申请人： 成都烨软科技有限公司
摘要： 本发明公开了一种基于FPGA的多音调频信号解调方法，包括以下步骤：将多音调频模拟信信号转化为数字信号；在FPGA中实现多音调频数字中频信号下变频；在FPGA中进行抽样，降低信号数据速率；在FPGA中实现多普勒频偏矫正；在FPGA中实现码元符号的同步；在FPGA中通过频谱分析完成对导频和单音的检测，提取有效信号，进而实现多音调频信号的解调。本解调方法采用频谱分析直接获取频偏量，跳过了常规锁相环的迭代结构，直接锁定频率偏移量并矫正；根据多音调制调频信号所携带信息的特殊性，将获取到的等效基带信号在FPGA中直接进行快速傅里叶变换即可提取出调制信号，无需经过相位提取，简化了解调结构，降低了解调难度。
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公开(公告)号：CN108183877A
公开(公告)日：2018-06-19
申请号：CN201810025789.4
申请日：2018-01-11
申请人： 成都烨软科技有限公司
摘要： 本发明公开了一种基于FPGA的多音调频信号解调方法，包括以下步骤：将多音调频模拟信信号转化为数字信号；在FPGA中实现多音调频数字中频信号下变频；在FPGA中进行抽样，降低信号数据速率；在FPGA中实现多普勒频偏矫正；在FPGA中实现码元符号的同步；在FPGA中通过频谱分析完成对导频和单音的检测，提取有效信号，进而实现多音调频信号的解调。本解调方法采用频谱分析直接获取频偏量，跳过了常规锁相环的迭代结构，直接锁定频率偏移量并矫正；根据多音调制调频信号所携带信息的特殊性，将获取到的等效基带信号在FPGA中直接进行快速傅里叶变换即可提取出调制信号，无需经过相位提取，简化了解调结构，降低了解调难度。
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公开(公告)号：CN109039573B
公开(公告)日：2022-03-29
申请号：CN201810921321.3
申请日：2018-08-14
申请人： 成都烨软科技有限公司
摘要： 本发明公开了一种基于CPM信号多符号检测的方法，属于连续相位频移键控信号解调领域；其包括步骤1：预处理接收信号获取基带复信号分量和产生本地检测序列；步骤2：基带复信号分量按分组长度N依次进行滑动与本地检测序列进行最大似然计算获取2N个最大似然值和最大似然序列；步骤3：将最大似然序列中的每个码元进行N次判断后获取初步解调信号；步骤4：将2N个最大似然值进行峰值检测提取位同步信号后，从初步解调信号中输出最终解调信号；本发明解决现有通过增加匹配长度改善误码率带来的计算复杂度高、解调性能低的问题；达到了大大提升解调误码率性能，降低信号解调的复杂度的效果。
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公开(公告)号：CN109039573A
公开(公告)日：2018-12-18
申请号：CN201810921321.3
申请日：2018-08-14
申请人： 成都烨软科技有限公司
CPC分类号： H04L7/0054 , H04L25/03178 , H04L27/22 , H04L2025/03394
摘要： 本发明公开了一种基于CPM信号多符号检测的方法，属于连续相位频移键控信号解调领域；其包括步骤1：预处理接收信号获取基带复信号分量和产生本地检测序列；步骤2：基带复信号分量按分组长度N依次进行滑动与本地检测序列进行最大似然计算获取2N个最大似然值和最大似然序列；步骤3：将最大似然序列中的每个码元进行N次判断后获取初步解调信号；步骤4：将2N个最大似然值进行峰值检测提取位同步信号后，从初步解调信号中输出最终解调信号；本发明解决现有通过增加匹配长度改善误码率带来的计算复杂度高、解调性能低的问题；达到了大大提升解调误码率性能，降低信号解调的复杂度的效果。
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公开(公告)号：CN108549093A
公开(公告)日：2018-09-18
申请号：CN201810817507.4
申请日：2018-07-24
申请人： 成都烨软科技有限公司
摘要： 本发明公开了一种基于FPGA的自适应空频滤波算法，涉及通信导航技术领域，本发明基于空频自适应抗干扰处理模块，空频自适应抗干扰处理模块包括快速傅里叶变换模块、相关矩阵R计算模块、相关矩阵R累积模块、相关矩阵R求逆模块、权值w计算模块、权值相乘滤波模块和快速傅里叶逆变换模块，多路时域复信号通过快速傅里叶变换转换到频域信号，进行相关矩阵R的计算和累加，对累加结果进行求逆运算，根据求逆结果计算得到权值，将权值和多路频域复信号相乘滤波，最后再进行快速傅里叶逆变换得到自适应空频滤波后的时域输出信号，本发明具有抗干扰处理速度快，能够并行且快速在频域处理卫星导航信号，提高了信号处理的实时性、稳定性，具有较高的可靠性的优点。
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公开(公告)号：CN209460607U
公开(公告)日：2019-10-01
申请号：CN201920138016.7
申请日：2019-01-25
申请人： 成都烨软科技有限公司
IPC分类号： G05B19/042
摘要： 本实用新型公开了一种基于DDS的综合信号模拟源由MCU模块、FPGA模块、DDS模块和PLL模块，外部时钟模块和电源模块组成，其中电源模块分别与其他五个模块相连，MCU模块的信号输出端通过RS232与FPGA模块的信号输入端相连接；FPGA模块的信号输出端分别与PLL模块信号输入端、DDS模块信号输入端相连，实现对DDS模块和PLL模块进行配置控制。外部时钟模块的40M时钟输出端分别与FPGA模块的工作时钟输入端、PLL模块的基准时钟输入端相连，外部时钟模块为FPGA模块和PLL模块提供40Mhz的时钟，PLL模块的信号输出端与DDS模块的参考时钟输入端相连，PLL模块输出的2.4Ghz—3.5Ghz频率信号作为DDS模块的外部参考时钟。
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