公开(公告)号：CN107408509A

公开(公告)日：2017-11-28

申请号：CN201680015615.9

申请日：2016-03-02

Applicant: 日本写真印刷株式会社

Inventor： 滩秀明 ,  面了明 ,  滋野博誉 ,  坂田喜博 ,  奥村秀三

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/8238 ,  H01L23/522 ,  H01L27/092 ,  H01L29/786

Abstract: 提供一种能够抑制性能降低以及偏差的薄膜晶体管的制造方法和薄膜晶体管。本发明的薄膜晶体管(1(1B))的制造方法包括如下工序：在基材(2)的一个主面上形成氧化物半导体层(3)；在氧化物半导体层(3)上形成第一导电层，在基材(2)的另一个主面上形成第二导电层；在第一导电层以及第二导电层上一并地形成掩模层；以及使第一导电层和第二导电层一并地接触蚀刻液，通过将第一导电层以及第二导电层的一部分区域去除而在氧化物半导体层(3)上形成源电极(6)和漏电极(7)，并在基材(2)的另一个主面上形成栅电极(5)。

公开(公告)号：CN106663505B

公开(公告)日：2018-01-23

申请号：CN201580043893.0

申请日：2015-10-22

Applicant: 日本写真印刷株式会社

Inventor： 滩秀明 ,  上藤弘明 ,  滋野博誉 ,  坂田喜博 ,  松井佑树 ,  高山久弥

IPC: H01B13/00 ,  C01G3/00 ,  G06F3/041 ,  G06F3/044 ,  H01B5/14 ,  H05K9/00

CPC classification number: G03F7/038 ,  C01B21/0821 ,  G03F7/094 ,  G03F7/11 ,  G06F3/044 ,  G06F2203/04103 ,  G06F2203/04107 ,  H01B5/14 ,  H01B13/003 ,  H05K9/0088 ,  H05K9/0096

Abstract: 本发明的课题为通过探索维持蚀刻控制性并且蚀刻速度与铜配线相近的材料作为黑化层的材料，从而提供具有铜配线与黑化层的层叠结构的电气配线构件的制造方法、以及电气配线构件。关于作为解决本发明课题的方法，本发明的电气配线构件的制造方法具有：在基材的至少一个主面上形成Cu层3和CuNO系黑化层(2a、2b)的层叠膜6的工序、在层叠膜6上的规定区域形成抗蚀剂层4a的工序、通过使层叠膜6与蚀刻液接触从而除去层叠膜6的一部分区域的工序。

公开(公告)号：CN106663505A

公开(公告)日：2017-05-10

申请号：CN201580043893.0

申请日：2015-10-22

Applicant: 日本写真印刷株式会社

Inventor： 滩秀明 ,  上藤弘明 ,  滋野博誉 ,  坂田喜博 ,  松井佑树 ,  高山久弥

IPC: H01B13/00 ,  C01G3/00 ,  G06F3/041 ,  G06F3/044 ,  H01B5/14 ,  H05K9/00

CPC classification number: G03F7/038 ,  C01B21/0821 ,  G03F7/094 ,  G03F7/11 ,  G06F3/044 ,  G06F2203/04103 ,  G06F2203/04107 ,  H01B5/14 ,  H01B13/003 ,  H05K9/0088 ,  H05K9/0096

Abstract: 本发明的课题为通过探索维持蚀刻控制性并且蚀刻速度与铜配线相近的材料作为黑化层的材料，从而提供具有铜配线与黑化层的层叠结构的电气配线构件的制造方法、以及电气配线构件。关于作为解决本发明课题的方法，本发明的电气配线构件的制造方法具有：在基材的至少一个主面上形成Cu层3和CuNO系黑化层(2a、2b)的层叠膜6的工序、在层叠膜6上的规定区域形成抗蚀剂层4a的工序、通过使层叠膜6与蚀刻液接触从而除去层叠膜6的一部分区域的工序。