公开(公告)号：CN111146283A

公开(公告)日：2020-05-12

申请号：CN201911418080.1

申请日：2019-12-31

申请人： 杭州士兰集成电路有限公司

发明人： 肖金平 ,  逯永建 ,  闻永祥 ,  贾利芳

IPC分类号： H01L29/778 ,  H01L21/335 ,  H01L29/423

摘要： 本发明一方面公开了一种高电子迁移率晶体管，包括：位于半导体衬底上的沟道层；位于沟道层上的势垒层，势垒层与沟道层形成异质结；位于势垒上的源极电极和漏极电极；以及位于势垒层上的栅叠层，该栅叠层位于源极电极和漏极电极之间，其中，该栅叠层包括在势垒层上依次堆叠的P型半导体层、绝缘层和栅极金属。本发明另一方面公开了一种高电子迁移率晶体管的制造方法。由此能有效降低栅极的漏电流，提高阈值电压，拓展栅极的工作电压范围，整体提高了高电子迁移率晶体管的操作性能。

公开(公告)号：CN115332318B

公开(公告)日：2023-05-12

申请号：CN202211251735.2

申请日：2022-10-13

申请人： 杭州士兰集成电路有限公司

发明人： 郭欣 ,  闻永祥 ,  吴晶 ,  赵学峰 ,  肖金平 ,  郭广兴 ,  杨彦涛

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

摘要： 公开了一种碳化硅VDMOS器件及其制备方法，包括：衬底，具有第一掺杂类型；外延层，具有第一掺杂类型，位于所述衬底上；体区，具有第二掺杂类型，位于所述外延层中，所述第一掺杂类型和所述第二掺杂类型相反；源区，具有第一掺杂类型，位于所述体区内；体接触区，具有第二掺杂类型，位于所述体区内且与所述源区邻接；栅介质层，位于所述外延层上；以及栅极导体，位于所述栅介质层上；其中，所述外延层包括由下至上依次层叠的第一外延层、第二外延层、第三外延层以及第四外延层。本发明的VDMOS器件在保证碳化硅VDMOS器件高耐压的前提下，降低其正向导通电阻。

公开(公告)号：CN115483266A

公开(公告)日：2022-12-16

申请号：CN202211043183.6

申请日：2022-08-29

申请人： 杭州士兰集成电路有限公司

发明人： 郭欣 ,  吴晶 ,  赵学峰 ,  肖金平 ,  郭广兴 ,  丁伯继 ,  江永兵

IPC分类号： H01L29/06 ,  H01L29/872 ,  H01L21/329

摘要： 公开了一种半导体器件及其制造方法，该半导体器件包括：碳化硅衬底，具有第一掺杂类型；位于碳化硅衬底上的外延层，具有第一掺杂类型；位于外延层中的掺杂柱区，具有第二掺杂类型，第一掺杂类型和第二掺杂类型相反；其中，掺杂柱区通过沿选定的晶向方向进行隧道式离子注入形成，选定的晶向方向为[11‑20]、[11‑23]和[0001]晶向方向中的任一晶向方向；部分掺杂柱区作为半导体器件的欧姆接触区，掺杂柱区围绕的外延层作为半导体器件的势垒区。本申请的半导体器件在保证较高击穿电压同时，又保证了较小的正向压降，同时外延层的掺杂浓度提高可以改善正向压降的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。

公开(公告)号：CN111081772A

公开(公告)日：2020-04-28

申请号：CN201911407484.0

申请日：2019-12-31

申请人： 杭州士兰集成电路有限公司

发明人： 逯永建 ,  贾利芳 ,  肖金平 ,  闻永祥 ,  李东昇

IPC分类号： H01L29/778 ,  H01L21/335

摘要： 本申请公开了一种氮化镓晶体管及其制造方法，包括：在势垒层上方的第一区域形成栅叠层，栅叠层包括栅极结构层以及位于栅极结构层和势垒层之间的第一插入层；以及在势垒层上方的第二区域形成第一空穴注入层，第一区域和第二区域彼此隔开，其中，形成栅叠层的步骤包括采用第一抗蚀剂掩膜对硬掩膜层进行图案化、采用第一抗蚀剂掩膜对掺杂层图案化以形成栅极结构层、以及采用硬掩膜层对插入层图案化以形成第一插入层。该制造方法将硬掩膜层用于后续的图案化工艺，可以避免多次光刻的错位，以简化氮化镓晶体管的制造工艺以及提高产品良率。该氮化镓晶体管采用第一空穴注入层向沟道层中注入电荷以释放陷阱能级捕获的电子，因而可以获得稳定的导通电阻。

公开(公告)号：CN115332318A

公开(公告)日：2022-11-11

申请号：CN202211251735.2

申请日：2022-10-13

申请人： 杭州士兰集成电路有限公司

发明人： 郭欣 ,  闻永祥 ,  吴晶 ,  赵学峰 ,  肖金平 ,  郭广兴 ,  杨彦涛

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

摘要： 公开了一种碳化硅VDMOS器件及其制备方法，包括：衬底，具有第一掺杂类型；外延层，具有第一掺杂类型，位于所述衬底上；体区，具有第二掺杂类型，位于所述外延层中，所述第一掺杂类型和所述第二掺杂类型相反；源区，具有第一掺杂类型，位于所述体区内；体接触区，具有第二掺杂类型，位于所述体区内且与所述源区邻接；栅介质层，位于所述外延层上；以及栅极导体，位于所述栅介质层上；其中，所述外延层包括由下至上依次层叠的第一外延层、第二外延层、第三外延层以及第四外延层。本发明的VDMOS器件在保证碳化硅VDMOS器件高耐压的前提下，降低其正向导通电阻。

公开(公告)号：CN103337492B

公开(公告)日：2016-06-29

申请号：CN201310252078.8

申请日：2013-06-21

申请人： 杭州士兰集成电路有限公司

发明人： 杨彦涛 ,  赵金波 ,  王铎 ,  李云飞 ,  肖金平

IPC分类号： H01L23/525 ,  H01L21/768

摘要： 本发明提供一种减少熔丝尖刺的修调结构，包括半导体衬底；介质层；形成于介质层上的修调熔丝具有一修调电阻、两探针接触垫及分别用于连接修调电阻和探针接触垫的过渡区，过渡区中具有减少修调电阻熔丝尖刺的修调刻开区；形成在修调熔丝和介质层上的钝化层中分别具有修调刻开区处的释放窗口、修调电阻处和探针接触垫处的压点窗口。本发明还提供减少熔丝尖刺的修调结构的制造方法，利用金属的电迁移特性，使修调刻开区可以改善电迁移和温度引起的熔丝尖刺异常现象，并由此减少后道工艺水汽、聚合物残留，解决由此熔丝尖刺导致的封装失效，机械应力问题，减少成品测试和使用中芯片功能失效和封装等可靠性风险。

公开(公告)号：CN115483265A

公开(公告)日：2022-12-16

申请号：CN202211041935.5

申请日：2022-08-29

申请人： 杭州士兰集成电路有限公司

发明人： 郭欣 ,  吴晶 ,  赵学峰 ,  肖金平 ,  杨彦涛 ,  郭广兴 ,  江永兵

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

摘要： 公开了一种半导体器件及其制造方法，该半导体器件包括：碳化硅衬底，所述碳化硅衬底具有第一掺杂类型；位于碳化硅衬底上的外延层，所述外延层具有第一掺杂类型；位于所述外延层中的掺杂柱区，所述掺杂柱区具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；其中，所述掺杂柱区通过沿选定的晶向方向进行隧道式离子注入形成，选定的晶向方向为[11‑20]、[11‑23]和[0001]晶向方向中的任一晶向方向。本申请的半导体器件在保证较高击穿电压同时，又保证了较小的正向导通电阻，同时外延层的掺杂浓度提高可以改善正向导通电阻的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。

公开(公告)号：CN103021936A

公开(公告)日：2013-04-03

申请号：CN201210592589.X

申请日：2012-12-28

申请人： 杭州士兰集成电路有限公司

发明人： 张佼佼 ,  李小锋 ,  杨彦涛 ,  肖金平 ,  王铎

IPC分类号： H01L21/768

摘要： 本发明提供一种双极电路的制造方法，包括在提供的半导体衬底上淀积第一介质层，半导体衬底的外延层中形成有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离；将接触孔图形及电容窗口图形合并到同一掩膜版上进行刻蚀，在形成的各层次上的第一介质层中形成接触孔，同时在第二类掺杂区上的第一介质层中形成所需的电容窗口；生长二氧化硅层，去净选取的部分电容窗口中的二氧化硅层，再去除淀积的部分氮化硅层，以保留所需的电容窗口内的氮化硅层，形成不同电容。本发明能缩短发射区退火工艺生产时间，解决特殊电路高低压模块中对电容值及电容耐压的要求以及解决发射区与接触孔光刻对位精度对产品的影响。

公开(公告)号：CN115332249A

公开(公告)日：2022-11-11

申请号：CN202210955498.1

申请日：2022-08-10

申请人： 杭州士兰集昕微电子有限公司 ,  杭州士兰集成电路有限公司

发明人： 高维强 ,  肖金平 ,  贾利芳 ,  闻永祥

IPC分类号： H01L27/092 ,  H01L21/8238

摘要： 本申请公开了一种晶体管及其制作方法，所述晶体管包括：外延结构；具有衬底以及位于所述衬底表面上的外延层，所述外延层包括依次形成在所述衬底上的成核层、缓冲层、沟道层、插入层、势垒层、间隔层、非故意掺杂层以及P型层；在平行于所述外延层的方向上，所述外延层包括第一区和第二区，以及位于所述第一区和所述第二区之间的第三区；位于所述第三区的隔离结构，所述隔离结构从所述外延层背离所述衬底的一侧至少延伸至所述沟道层与所述插入层的交界面；位于所述第一区的N沟道晶体管；位于所述第二区的P沟道晶体管。本申请可以有效提高P沟道晶体管性能，并且同时集成N沟道晶体管与P沟道晶体管，可以用于GaN基晶体管构架互补型逻辑电路。

公开(公告)号：CN103021936B

公开(公告)日：2014-12-10

申请号：CN201210592589.X

申请日：2012-12-28

申请人： 杭州士兰集成电路有限公司

发明人： 张佼佼 ,  李小锋 ,  杨彦涛 ,  肖金平 ,  王铎

IPC分类号： H01L21/768

摘要： 本发明提供一种双极电路的制造方法，包括在提供的半导体衬底上淀积第一介质层，半导体衬底的外延层中形成有掺杂的深磷、第一类掺杂区、第二类掺杂区和上隔离；将接触孔图形及电容窗口图形合并到同一掩膜版上进行刻蚀，在形成的各层次上的第一介质层中形成接触孔，同时在第二类掺杂区上的第一介质层中形成所需的电容窗口；生长二氧化硅层，去净选取的部分电容窗口中的二氧化硅层，再去除淀积的部分氮化硅层，以保留所需的电容窗口内的氮化硅层，形成不同电容。本发明能缩短发射区退火工艺生产时间，解决特殊电路高低压模块中对电容值及电容耐压的要求以及解决发射区与接触孔光刻对位精度对产品的影响。