公开(公告)号：CN114503255A

公开(公告)日：2022-05-13

申请号：CN202080069629.5

申请日：2020-09-25

申请人： 株式会社电装

发明人： 福冈大辅 ,  奥村知巳 ,  大谷祐司 ,  小林涉 ,  野村匠 ,  满永智明 ,  平野敬洋 ,  坂井孝充 ,  冈贤吾

IPC分类号： H01L23/49 ,  H01L21/60

摘要： 半导体装置具备在表面形成有发射极电极、在背面形成有集电极电极的半导体元件(30)。集电极电极与配置于半导体元件(30)的背面侧的散热器(40)经由焊料(80)连接。在焊料接合部设有多个线片(90)。所有的线片(90)接合于散热器(40)的安装面(40a)，朝向半导体元件(30)突起。焊料(80)具有在俯视时与包含元件中心(30c)的半导体元件(30)的中央部分重叠的中央区域(80a)与将中央区域(80a)包围的外周区域(80b)。在外周区域，至少与半导体元件(30)的四角分别对应地配置有四个以上的线片。线片中的至少一个在俯视时朝向元件中心延伸。

公开(公告)号：CN102215639A

公开(公告)日：2011-10-12

申请号：CN201110075364.2

申请日：2011-03-28

申请人： 株式会社电装

发明人： 近藤宏司 ,  多田和夫 ,  大谷祐司 ,  铃木俊夫 ,  原田嘉治

IPC分类号： H05K3/34 ,  H05K1/18 ,  H01L21/50 ,  H01L21/603 ,  H01L23/488

CPC分类号： H01L2224/1134 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00

摘要： 提供一种能够在提高半导体芯片的连接可靠性的同时能够使制造工序简单化并缩短制造时间的半导体芯片内置配线基板的制造方法。具体而言，在层叠工序中，将在电极(51a)上设有由Au构成的柱形凸点的半导体芯片(50)和形成有焊盘(31)的热硬化树脂薄膜(21b)经由热塑性树脂薄膜(22b)而在柱形凸点(52a)与焊盘(31)相对置的方向上配置。此外，在加压加热工序中，将焊盘(31)与柱形凸点(52a)、以及电极(51a)与柱形凸点(52a)通过固相扩散接合来接合，从而形成构成焊盘(31)的Cu与构成柱形凸点(52a)的Au的合金层、即CuAu合金层(522)，并且将电极(51a)的Al都AuAl合金化而成为不含有Al的AuAl合金层(521)。