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公开(公告)号：CN117613000A
公开(公告)日：2024-02-27
申请号：CN202311595428.0
申请日：2023-11-24
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L21/768 , H01L21/48 , H01L23/538 , H01L23/498
摘要： 本发明提供了一种具有埋入式电源轨的半导体结构及其制造方法，包括：提供半导体衬底，所述半导体衬底具有相对的第一表面和第二表面；在所述半导体衬底中形成第一隔离结构；在所述半导体衬底中形成器件结构；形成第一接触结构和第二接触结构，所述第一接触结构贯穿所述第一隔离结构，所述第二接触结构和所述器件结构电连接；在所述半导体衬底的第一表面侧形成信号网络层，所述信号网络层和所述第一接触结构以及所述第二接触结构电连接；在所述半导体衬底中形成埋入式电源轨，所述埋入式电源轨和所述第一接触结构电连接；以及，在所述半导体衬底的第二表面侧形成电力输送网络层，所述电力输送网络层和所述埋入式电源轨电连接。
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公开(公告)号：CN113192915B
公开(公告)日：2024-02-27
申请号：CN202110455072.5
申请日：2021-04-26
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L23/48 , H01L23/50 , H01L23/498 , H01L23/538 , H01L21/48
摘要： 本发明涉及一种三维集成电路模块及制作方法。所述三维集成电路模块中，在半导体结构位于顶部的基片中形成有连接内部的指定金属层的导通孔，而且还形成有避开所述导通孔排布的沟槽，所述第一钝化层悬空覆盖所述沟槽，所述第一钝化层和所述沟槽围成热导流通道。所述热导流通道可以作为散热介质通道，在所述三维集成电路模块工作中促进散热，所述三维集成电路模块的散热能力较高，避免出现发热量过大或者散热不均匀的问题，有助于优化三维集成电路模块的性能和稳定性。所述制作方法可用于制作上述三维集成电路模块。
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公开(公告)号：CN113363271B
公开(公告)日：2023-12-22
申请号：CN202110601254.9
申请日：2021-05-31
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L27/146 , H01L27/148
摘要： 本发明涉及一种感光阵列以及一种包括所述感光阵列的成像设备。所述感光阵列的每个像素区均对应于一个衬底引出区并与对应的衬底引出区的衬底连通，所述衬底引出区用于为对应的像素区的衬底提供电压施加位置，多列像素区包括电荷读取区相对而感光区相背离的两相邻列像素区，所述两相邻列像素区中处于两相邻行的四个像素区包围着对应的衬底引出区，该设置便于向各像素区的衬底施加电压进而便于等电位操作，并且，设置于衬底中的全隔离体在衬底内横向延伸以分隔相邻的像素区，同时留出间隙使每个像素区与对应的衬底引出区的衬底连通，因而不同像素区的衬底之间隔离效果较佳，可以降低不同像素之间的串扰。
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公开(公告)号：CN113363272B
公开(公告)日：2023-12-08
申请号：CN202110603858.7
申请日：2021-05-31
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L27/146 , H01L27/148
摘要： 本发明涉及一种感光阵列及制造方法、成像装置。所述感光阵列中的每个像素区均对应于一个衬底引出区并与对应的衬底引出区的衬底连通，多列像素区包括电荷读取区相对而感光区相背离的两相邻列像素区，所述两相邻列像素区的列间隙内设置有与所述两相邻列像素区中的各个像素区对应的衬底引出区，通过衬底引出区可以向与之对应的像素区衬底施加电压从而便于进行等电位操作，并且，所述两相邻列像素区中，同一列各个像素区的感光区之间通过在厚度方向上贯穿衬底的全隔离体分隔，可以降低串扰。所述感光阵列可以采用本发明的制造方法获得。所述成像装置包括上述感光阵列。
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公开(公告)号：CN117119800A
公开(公告)日：2023-11-24
申请号：CN202311013896.2
申请日：2023-08-10
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H10B41/30
摘要： 本申请提供一种存储器件及其制造方法。其中，存储器件包括：基体，包括衬底及形成在衬底中，且位于衬底一侧的掺杂阱区；第一基体凹槽，自掺杂阱区向下延伸，第一基体凹槽的内壁上形成有栅极绝缘层；第一栅极，填充在第一基体凹槽中，并至少部分凸出于掺杂阱区之外；栅间介质层，形成在第一栅极上；第二栅极，形成在栅间介质层上，第二栅极作为存储器件中存储单元的控制栅；第三栅极，形成在掺杂阱区上，且与第一栅极接触，共同构成存储器件中存储单元的半浮栅，其中，第三栅极与掺杂阱区具有连续的晶格构造。
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公开(公告)号：CN113206119B
公开(公告)日：2023-04-18
申请号：CN202110476254.0
申请日：2021-04-29
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L27/146 , H04N25/70
摘要： 本发明提供了一种有源像素电路、图像传感器和电子设备，所述有源像素电路具有光电二极管以及至少三个MOS晶体管，其中，至少一个MOS晶体管作为传输晶体管，至少另一个MOS晶体管作为复位晶体管，至少又一个MOS晶体管作为其它晶体管，所述传输晶体管不仅阈值电压高于所述其它MOS晶体管，而且工作电压下的关态漏电流低于所述其它MOS晶体管，由此可以利用传输晶体管高阈值、低漏电的特性，来降低光电二极管存储失真和信号的读取失真，以降低有源像素电路的读取噪声和功耗，同时利用所述其它MOS晶体管低阈值、高漏电(即导通电流大)的特性，来提高有源像素电路的读取速度。
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公开(公告)号：CN113394121B
公开(公告)日：2023-03-24
申请号：CN202110654051.6
申请日：2021-06-11
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L21/56 , H01L23/498 , H01L23/528
摘要： 本发明提供一种大尺寸芯片及其制作方法、大尺寸芯片晶圆。制作方法包括：提供一晶圆，晶圆包括若干大尺寸芯片，大尺寸芯片的大小大于光刻机的最大曝光视场；大尺寸芯片包括至少两个拼接芯片；拼接芯片包括衬底和第一金属层，第一金属层至少包括用于不同拼接芯片之间互连的待互连金属层；形成第二金属层，第二金属层至少包括片间互连金属层，片间互连金属层跨越相邻的拼接芯片之间的虚拟划片区，且分别与相邻的拼接芯片各自的待互连金属层电连接。本发明在大尺寸芯片上实现不同的拼接芯片之间的互连，小的拼接芯片通过互连功能拓展，实现大尺寸芯片级的电信号互连优化，以实现更多的功能整合，更具灵活性和兼容特性。
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公开(公告)号：CN115497833A
公开(公告)日：2022-12-20
申请号：CN202211204655.1
申请日：2022-09-29
申请人： 武汉新芯集成电路制造有限公司
摘要： 本申请提供一种晶圆封装方法、晶圆封装体及晶粒。该晶圆封装方法包括：提供一晶圆结构，其中，所述晶圆结构包括晶圆和接合在所述晶圆上的多个晶粒；对所述晶圆结构中的所述多个晶粒进行隔离填充和平坦化，以形成平坦面；在所述晶圆结构的所述平坦面上形成散热金属层。该晶圆封装方法能够在封装多个晶粒的同时，使多个晶粒能够通过该散热金属层快速散热降温，以避免产品过热的问题发生。
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公开(公告)号：CN115295483A
公开(公告)日：2022-11-04
申请号：CN202210923546.9
申请日：2022-08-02
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L21/768 , H01L23/48
摘要： 本发明提供了一种半导体器件及其制作方法，包括：提供一基底，所述基底上形成有介质层；形成第一开口，所述第一开口贯穿所述介质层且暴露出所述基底；形成保护层，所述保护层至少覆盖所述第一开口的侧壁与所述介质层的表面，并执行一热处理工艺致密化所述保护层；以致密化的所述保护层为掩膜刻蚀所述第一开口下的所述基底形成第二开口，所述第一开口侧壁与所述介质层表面仍保留部分厚度的所述保护层。所述第一开口和所述第二开口构成硅通孔。本发明形成第二开口时，由于第一开口的侧壁形成保护层，避免了位于第一开口侧壁的介质层在形成第二开口的刻蚀工艺中被刻蚀损伤，减少侧壁的粗糙度；同时保护层也起到保护缓冲作用，使得硅通孔刻蚀后的侧壁均匀光滑，提高了半导体器件的性能。
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公开(公告)号：CN114171483A
公开(公告)日：2022-03-11
申请号：CN202111407234.4
申请日：2021-11-24
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L23/488
摘要： 本发明提供了一种半导体结构及半导体器件中，第一芯片的第一混合键合层中的第一焊盘组和晶圆的第二混合键合层中的第二焊盘组中的焊盘对应键合，至少一个第二焊盘组中的至少一个焊盘位于相邻的两个所述第一芯片之间的间隙中，由于位于间隙中焊盘是裸露的，可以直接扎针进行电性测试。
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