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公开(公告)号：CN118335611B
公开(公告)日：2025-03-11
申请号：CN202410479493.5
申请日：2024-01-09
Applicant: 润新微电子(大连)有限公司
Abstract: 本发明公开了一种含可变电势多场板结构的器件的制备方法，包括如下步骤：在叠层结构的势垒层上，进行图形化处理，并注入离子材料，形成电性隔离区域，所述电性隔离区域外保留用于形成电阻的导电区域；所述电性隔离区域位于相邻电阻之间和电阻与未连接的电极之间；在所述势垒层制备源电极、漏电极和电阻电极；在势垒层的上方进行沉积形成介电层，并刻蚀出栅电极孔；在所述介电层上填充金属并刻蚀掉多余金属，形成栅电极和多个场板；得到所述器件；多个场板包括第一场板和剩余场板，所述第一场板与栅电极连接，其余为所述剩余场板；所述剩余场板通过电阻连接在所述源电极和漏电极之间或所述栅电极与漏电极之间。
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公开(公告)号：CN118866878B
公开(公告)日：2025-02-14
申请号：CN202411328307.4
申请日：2024-09-24
Applicant: 润新微电子(大连)有限公司
Abstract: 本发明属于半导体技术领域，公开了晶圆过渡结构、晶圆及其制备方法、老化测试装置及老化测试方法，晶圆过渡结构包括多个芯片，其一侧具有过渡层，每个芯片均包括源电极、漏电极、栅电极、第一电阻、第二电阻、第一电阻电极、第二电阻电极、场板、连接段以及由下至上依次设置的衬底、叠层结构、第一介电层和第二介电层，第二介电层靠近过渡层；连接段用于连接栅电极与第一电阻电极，漏电极还与过渡层连接；场板与栅电极及连接段连接，第一电阻电极与栅电极及第一电阻连接，第一电阻电极还与第二电阻或衬底连接，第一电阻阻值大于第二电阻阻值；所有芯片的源电极均与衬底并联连接，过渡层用于使所有芯片的漏电极并联连接。
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公开(公告)号：CN118380461B
公开(公告)日：2025-02-14
申请号：CN202410474337.X
申请日：2024-01-09
Applicant: 润新微电子(大连)有限公司
Abstract: 本发明公开了一种含可变电势多场板结构的器件，包括漏电极、源电极、栅电极、多个电阻和多个场板，所述电阻的数量与所述场板的数量相等，多个场板包括第一场板和剩余场板，所述第一场板与栅电极连接，其余为所述剩余场板；所述剩余场板通过电阻连接在所述源电极和漏电极之间或所述栅电极与漏电极之间；所述电阻为外接电阻，所述栅电极或源电极、剩余场板、漏电极分别与串联的外接电阻的不同电势端连接。本发明的器件，场板会随着漏电极电势自行梯度匹配的可变多电势；解决了高电场造成介质层击穿可靠性失效问题和高电场强度造成介质层俘获电荷问题。
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公开(公告)号：CN118866878A
公开(公告)日：2024-10-29
申请号：CN202411328307.4
申请日：2024-09-24
Applicant: 润新微电子(大连)有限公司
IPC: H01L23/544 , H01L29/778 , H01L23/62 , H01L21/335 , H01L21/66 , G01R31/28
Abstract: 本发明属于半导体技术领域，公开了晶圆过渡结构、晶圆及其制备方法、老化测试装置及老化测试方法，晶圆过渡结构包括多个芯片，其一侧具有过渡层，每个芯片均包括源电极、漏电极、栅电极、第一电阻、第二电阻、第一电阻电极、第二电阻电极、场板、连接段以及由下至上依次设置的衬底、叠层结构、第一介电层和第二介电层，第二介电层靠近过渡层；连接段用于连接栅电极与第一电阻电极，漏电极还与过渡层连接；场板与栅电极及连接段连接，第一电阻电极与栅电极及第一电阻连接，第一电阻电极还与第二电阻或衬底连接，第一电阻阻值大于第二电阻阻值；所有芯片的源电极均与衬底并联连接，过渡层用于使所有芯片的漏电极并联连接。
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公开(公告)号：CN118675994A
公开(公告)日：2024-09-20
申请号：CN202410781449.X
申请日：2024-03-19
Applicant: 润新微电子(大连)有限公司
IPC: H01L21/335 , H01L29/06 , H01L29/778 , H01L27/07
Abstract: 本发明公开了一种耗尽型GaN器件及其制备方法，耗尽型GaN器件包括源电极、漏电极、栅电极、独立电极及由下至上依次设置的衬底、叠层结构和介电层，源电极、漏电极和独立电极均位于叠层结构和介电层中，叠层结构包括由下至上依次设置的成核层、缓冲层、沟道层、势垒层和盖帽层；源电极的下方设有电性隔离区，电性隔离区内的二维电子气与其外部的二维电子气电性隔开，电性隔离区的一端与独立电极连接；独立电极还与栅电极连接。本发明的耗尽型GaN器件，其源电极与栅电极之间具有二极管特性，形成级联器件后，能够有效钳制瞬态与稳态下的源电极与栅电极之间的电压差，使整个级联型器件的电压匹配。
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Patent Agency Ranking
公开(公告)号：CN118335790A
公开(公告)日：2024-07-12
申请号：CN202410757661.2
申请日：2024-06-13
Applicant: 润新微电子(大连)有限公司
IPC: H01L29/778 , H01L27/06 , H01L21/335 , H01L27/07
Abstract: 本发明属于半导体技术领域，具体公开了耗尽型GaN器件及其制备方法、HEMT级联型器件，耗尽型GaN器件包括源电极、漏电极、栅电极、金属连接条以及由下至上依次设置的第一介电层、衬底、叠层结构和第二介电层，源电极和漏电极均位于叠层结构和第二介电层中，栅电极位于第二介电层中，金属连接条贯穿叠层结构和第二介电层的厚度方向，且金属连接条的一端与衬底连接，金属连接条的另一端与源电极或栅电极连接。本发明的HEMT级联型器件，在封装后，实现了在耗尽型GaN器件的源电极与栅电极之间并联电容，能够有效钳制瞬态下的GaN器件的源电极与栅电极之间的电压差，使得整个HEMT级联型器件的电压匹配。
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公开(公告)号：CN117913135B
公开(公告)日：2024-06-04
申请号：CN202410309075.1
申请日：2024-03-19
Applicant: 润新微电子(大连)有限公司
IPC: H01L29/778 , H01L29/06 , H01L27/07 , H01L21/335
Abstract: 本发明属于半导体技术领域，具体公开了一种耗尽型GaN器件及其制备方法、HEMT级联型器件，耗尽型GaN器件包括源电极、漏电极、栅电极、独立电极及由下至上依次设置的衬底、叠层结构和介电层，源电极、漏电极和独立电极均位于叠层结构和介电层中，叠层结构包括由下至上依次设置的成核层、缓冲层、沟道层、势垒层和盖帽层；源电极的下方设有电性隔离区，电性隔离区内的二维电子气与其外部的二维电子气电性隔开，电性隔离区的一端与独立电极连接；独立电极还与栅电极连接。本发明的耗尽型GaN器件，其源电极与栅电极之间具有二极管特性，形成级联器件后，能够有效钳制瞬态与稳态下的源电极与栅电极之间的电压差，使整个级联型器件的电压匹配。
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公开(公告)号：CN117317002B
公开(公告)日：2024-03-12
申请号：CN202311617366.9
申请日：2023-11-30
Applicant: 润新微电子(大连)有限公司
IPC: H01L29/778 , H01L29/10 , H01L29/06 , H01L21/335
Abstract: 本发明公开了一种半导体器件的外延结构及其制备方法和半导体器件，所述外延结构依次包括衬底、AlN层、过渡层、高阻层、沟道层、势垒层和p‑GaN层，所述沟道层和高阻层之间设置有一层或多层的掺杂有Mg的新增p‑GaN层，所述沟道层和高阻层之间设置有一层或多层的新增沟道层，最靠近所述沟道层的一层为所述新增p‑GaN层，最靠近所述高阻层的一层为所述新增沟道层。本发明的半导体器件的外延结构，在GaN沟道层下方增加一层或者多层掺杂低浓度Mg的P‑GaN层，在保证Vth变化不大或者有所提升的前提下，可以采用更厚的势垒层和更高的Al%组分，更加有效的抑制上层P‑GaN层中Mg的扩散和更好发挥器件性能。
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公开(公告)号：CN117438394A
公开(公告)日：2024-01-23
申请号：CN202311765633.7
申请日：2023-12-21
Applicant: 润新微电子(大连)有限公司
Abstract: 本发明涉及半导体技术领域，公开了一种GaN HEMT级联型器件多层叠封结构及其制备方法，GaN HEMT级联型器件多层叠封结构包括GaN芯片、基板和MOS芯片；基板的中间为绝缘层，其正反两面均设有导电层；GaN芯片上设置有一源极窗口，源极窗口内任意一点均被配置为GaN芯片的源极；基板和MOS芯片为层叠结构，层叠结构设置在源极窗口内，并且源极窗口的尺寸大于层叠结构的尺寸；通过将层叠结构设置在源极窗口上并且配置基板和MOS芯片分别与GaN芯片电连接，使得MOS芯片的源极与GaN芯片的栅极电连接，MOS芯片的漏极与GaN芯片的源极电连接。本发明能够获得更小尺寸以及更优性能的GaN HEMT级联型器件。
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公开(公告)号：CN117317002A
公开(公告)日：2023-12-29
申请号：CN202311617366.9
申请日：2023-11-30
Applicant: 润新微电子(大连)有限公司
IPC: H01L29/778 , H01L29/10 , H01L29/06 , H01L21/335
Abstract: 本发明公开了一种半导体器件的外延结构及其制备方法和半导体器件，所述外延结构依次包括衬底、AlN层、过渡层、高阻层、沟道层、势垒层和p‑GaN层，所述沟道层和高阻层之间设置有一层或多层的掺杂有Mg的新增p‑GaN层，所述沟道层和高阻层之间设置有一层或多层的新增沟道层，最靠近所述沟道层的一层为所述新增p‑GaN层，最靠近所述高阻层的一层为所述新增沟道层。本发明的半导体器件的外延结构，在GaN沟道层下方增加一层或者多层掺杂低浓度Mg的P‑GaN层，在保证Vth变化不大或者有所提升的前提下，可以采用更厚的势垒层和更高的Al%组分，更加有效的抑制上层P‑GaN层中Mg的扩散和更好发挥器件性能。
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